VHDL与数字集成电路设计VHDL1-2PPT格式课件下载.ppt

1、o1:SIGNAL nota,notb:std_logic;BEGIN I1:inv PORT MAP（a,nota）;I2:inv PORT MAP（b,notb）;A1:and3 PORT MAP（nota,en,notb,Q0）;A2:and3 PORT MAP（a,en,notb,Q1）;A3:and3 PORT MAP（nota,en,b,Q2）;A4:and3 PORT MAP（a,en,b,Q3）;END structural;1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignal低级配置低级配置：对解码器实体低级形式的

2、对解码器实体低级形式的元件配置如下：元件配置如下：CONFIGURATION decode_llcon OF decode IS FOR structural FOR I1:inv USE CONFIGURATION WORK.invcon（behav）;END FOR;FOR I2:FOR ALL:and3 USE CONFIGURATION WORK.and3con（behav）;END decode_llcon;实体与构造体的关系实体与构造体的关系1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignalUSE WORK.std_l

3、ogic_1164.ALL;ENTITY inv IS PORT（a:END inv;ARCHITECTURE behave OF inv ISBEGIN b=NOT（a）AFTER 5 ns;END behave;CONFIGURATION invcon OF inv IS FOR behave END FOR;END invcon;ENTITY and3 IS PORT（a1,a2,a3:END and3;ARCHITECTURE behave OF and3 ISBEGIN o1=a1 AND a2 AND a3 AFTER 5 ns;CONFIGURATION and3con OF a

4、nd3 IS FOR behave END FOR;END and3con;1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignalUSE WORK.std_logic_1164.ALL;ENTITY counter IS PORT（load,clear,clk:data_in:IN INTEGER;data_out:OUT INTEGER）;END counter;ARCHITECTURE count_255 OF counter ISBEGIN PROCESS（clk）.END PROCESS;END count_255;ARCHI

5、TECTURE count_64k OF counter ISBEGIN PROCESS（clk）.END PROCESS;END count_64k;CONFIGURATION small_count OF counter IS FOR count_255 END FOR;END small_count;CONFIGURATION big_count OF counter IS FOR count_64k END FOR;END big_count;构造体表达一个实体的内部细节：运算功能、构造体表达一个实体的内部细节：运算功能、器件连接。器件连接。VHDL的构造体：architecture1

6、.2 1.2 设计的设计的表达表达 architecture architecture、signalsignalnarchitecture arch_name nof entity_name isn 信号节点设置信号节点设置;-;-定义语句定义语句nbeginn 元件连接设置；元件连接设置；-并行语句并行语句nend arch_name;VHDLVHDL的构造体：architecture1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignal构造体语法要点构造体语法要点isbegin：说明语句部分说明语句部分 用于对构造体内使用的信号节

7、点进行设置；用于对构造体内使用的信号节点进行设置；在在VHDLVHDL中，信号设置只能在构造体说明区设置，不中，信号设置只能在构造体说明区设置，不能在任何子程序中设置；能在任何子程序中设置；若是一个构造体内没有信号节点设置，则该实体没若是一个构造体内没有信号节点设置，则该实体没有设计细节，没有必要存在有设计细节，没有必要存在1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignalVHDLVHDL中的信号设置：中的信号设置：signalsignal signal_name:signal_type;信号名信号名 信号类型信号类型 signa

8、l signal_name:signal_type：signal_value;信号名信号名 信号类型信号类型 信号初值信号初值1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignalVHDLVHDL中的信号设置的意义中的信号设置的意义Signal 电路中的节点（连线）电路中的节点（连线）每个节点需要由唯一的器件驱动：信号与其驱每个节点需要由唯一的器件驱动：信号与其驱动器件形成一一对应，可以代表器件设置；动器件形成一一对应，可以代表器件设置；VHDL希望通过信号设置实现结构细节的指定。希望通过信号设置实现结构细节的指定。1.2 1.2 设

9、计的设计的表达表达 architecture architecture、signalsignalVHDLVHDL中的信号设置的意义中的信号设置的意义Signal 电路中的测试点电路中的测试点 每个器件的输出应该可以进行仿真测试，信号每个器件的输出应该可以进行仿真测试，信号与测试数据形成对应，信号设置可以代表寄存器与测试数据形成对应，信号设置可以代表寄存器设置，并为寄存器中设置初始值。设置，并为寄存器中设置初始值。1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignalarchitecturearchitecture中的并行语句中的并行语

10、句beginend：执行语句部分，采用各种并行语句表达执行语句部分，采用各种并行语句表达电路元件的连接设置，表达元件的输入输出关系电路元件的连接设置，表达元件的输入输出关系（运运算函数）；算函数）；beginend：表达一次具体仿真过程的开始与结束。元件例化语句元件例化语句 信号赋值语句信号赋值语句 进程语句进程语句1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignal并行语句对电路设计的表达方式并行语句对电路设计的表达方式结构描述结构描述：关注硬件结构细节的形成，电路的综合：关注硬件结构细节的形成，电路的综合效果；效果；运算描述运算

11、描述（RTLRTL描述）：关注电路的输入输出对应描述）：关注电路的输入输出对应和时间延迟关系，更注重于仿真表现；和时间延迟关系，更注重于仿真表现；行为描述行为描述：关注电路模块的功能行为，对数据运算：关注电路模块的功能行为，对数据运算及流程的控制能力。及流程的控制能力。1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignal电路设计的仿真电路设计的仿真 采用计算机系统采用计算机系统对虚拟电路模型对虚拟电路模型进行进行运算，了解设运算，了解设计中输入状态变化对输出（节点）状态变化的影响关计中输入状态变化对输出（节点）状态变化的影响关系，也

12、就是输入波形与输出波形之间时间关系。系，也就是输入波形与输出波形之间时间关系。计算机计算机顺序顺序的运算表达的运算表达-电路元件电路元件并行并行的变化的变化 静态静态的运算结果的运算结果-电路中波形的电路中波形的动态动态变化变化1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignal仿真计算系统的构架仿真计算系统的构架1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignaln初值设定，在仿真时刻初值设定，在仿真时刻0 0进行：进行：n 为每个端口和信号分配寄存器，并为寄存器设置为

13、每个端口和信号分配寄存器，并为寄存器设置初始值；初始值；n 对每个输入端口和信号的设置应该分别形成指令，对每个输入端口和信号的设置应该分别形成指令，放入时间表中，这些指令的执行时刻为时刻放入时间表中，这些指令的执行时刻为时刻0 0；电路设计的仿真实现电路设计的仿真实现1.2 1.2 设计的设计的表达表达 architecture architecture、signalsignaln输入波形的预设：输入波形的预设：n 将输入波形的变化（时刻，状态）以指令形式放入时间将输入波形的变化（时刻，状态）以指令形式放入时间表；表；n 时间表中的指令按照状态变化时间先后顺序排列；时间表中的指令按照状态变化时间先后顺序排列；n 同一时刻变化的指令则按照放入时间的先后顺序排列。同一时刻变化的指令则按照放入时间的先后顺序排