存储器系统习题PPT格式课件下载.ppt

1、v答：答：SRAM的特点是工作速度快，只要电源不撤除，写入SRAM的信息就不会消失，不需要刷新电路，同时在读出时不破坏原来存放的信息，一经写入可多次读出，但集成度较低，功耗较大。SRAM一般用来作为计算机中的高速缓冲存储器（Cache）。DRAM是动态随机存储器，它是利用场效应管的栅极对其衬底间的分布电容来保存信息，以存储电荷的多少，即电容端电压的高低来表示“1”和“0”。DRAM每个存储单元所需的场效应管较少，常见的有4管，3管和单管型DRAM。因此它的集成度较高，功耗也较低，但缺点是保存在DRAM中的信息场效应管栅极分布电容里的信息随着电容器的漏电而会逐渐消失，一般信息保存时间为2ms左右

2、。为了保存DRAM中的信息，必须每隔12ms对其刷新刷新一次。因此，采用 DRAM的计算机必须配置动态刷新电路，防止信息丢失。DRAM一般用作计算机中的主存储器。v4.9 某某8位位计计算算机机采采用用单单总总线线结结构构，地地址址总总线线17根根（A16A0,），数数据据总总线线8根根，双双向向（D7D0），控控制制信信号号（高高电电平平为为读读，低低电电平平为为写写）。已已知知该该机机存存储储器器地址空间从地址空间从0连续编址，其地址空间分配如下：连续编址，其地址空间分配如下：最低8KB为系统程序区，由ROM芯片组成；紧接着40KB为备用区，暂不连接芯片；而后78KB为用户程序和数据空间，

3、用静态RAM芯片组成；最后2KB用于I/O设备（与主存统一编址）。v现有芯片如题图现有芯片如题图4.9所示。所示。SRAM：16K8位，其中CS为片选信号，低电平有效；WE为写控制信号，低电平写，高电平读。ROM：8K8位，其中CS为片选信号，低电平有效；OE为读出控制，低电平读出有效。译码器：3-8译码器，输出低电平有效；EN为使能信号，低电平时译码器功能有效。其他与、或等逻辑门电路自选。存储器扩展方法总结存储器扩展方法总结 v位扩展、字扩展、字位扩展位扩展、字扩展、字位扩展当存储芯片每个单元的位数小于CPU的字长时，采用位扩展当要求的存储地址空间大于一个存储芯片容量时，采用字扩展v存储器扩

4、展的关键：存储器扩展的关键：地址空间的分配地址空间的分配和和片选逻辑片选逻辑的形的形成上成上依次写出各个芯片或各组芯片在最大存储空间中的地址范围（最低地址和最高地址）注意ROM和RAM的要求根据地址分配列出芯片的片选逻辑通常需要用到译码器和其他的门电路知识画出连接图：注意芯片上地址线、数据线的数量和方向。地址线数据线控制线：注意ROM只读芯片上没有读写控制引脚，不能将读写控制线接到ROM芯片上。v解：解：存储器地址空间划分如下表：（地址略去低10位）从中可以看出芯片使用：8K ROM区：1 片 8 K的ROM78K RAM区：5 片 16K的RAM共80K，空余2K2K I/O区：不用芯片分区

5、分区分区地址分区地址8K ROM000开始开始111结束结束40K 备用备用001000开始开始101111结束结束78K RAM110000开始开始1111101结束结束2K I/O1111110开始开始1111111结束结束A16A15A14A13A12 A10A9A0芯片地址范围芯片地址范围00000 0 0。1 1 1000H1FFFH8K ROM2000HBFFFH40K 备用区备用区0110 0 0 0。1 1 1 1C000HFFFFH16K RAM芯片芯片#11000 0 0 0。1 1 1 110000H13FFFH16K RAM芯片芯片#21010 0 0 0。1 1 1

6、114000H17FFFH16K RAM芯片芯片#31100 0 0 0。1 1 1 118000H1BFFFH16K RAM芯片芯片#41110 0 0 0。1 1 0 11C000H1F7FFH16K RAM芯片芯片#5（2K不用不用，14K可用可用）111111011F800H1FFFFH2K I/O区区v4.11 64K1位位DRAM芯片通常制成两个独立的芯片通常制成两个独立的128256阵列。阵列。若存储器的读/写周期为0.5us，则对集中式刷新而言，其“死区”时间是多少？如果是一个256K1位的DRAM芯片，希望能与上述64K1位DRAM芯片有相同的刷新延时，则存储阵列应如何安排？

7、（1s=1000ms 1ms=1000us 1us=1000ns）芯片内部的两个独立的矩阵可同时刷新，刷新时只对128行刷新即可，所以死区时间：0.5us x 128行=64us两次刷新的最大时间间隔为：2ms/128=15.625us，可取刷新信号周期为15us注意：有的题目中要求“刷新是通过读操作和写操作实现的”，则刷新一行的时间为0.5us+0.5us=1us256K1位的DRAM芯片要与上述64K1位DRAM芯片有相同的刷新延时，只要将存储矩阵排列为独立的128 x L矩阵形式即可。v4.12 访问主存的地址是访问主存的地址是20位（位（A19A0），），数据总线为数据总线为8位，分别计算下列各种情况下标位，分别计算下列各种情况下标识识cache和数据和数据cache的大小，并画出对应的的大小，并画出对应的结构框图。结构框图。（1）全相连映像，内容cache大小为1024（2）直接映像，A15A0作为索引（3）2路组相连映像，A14A0作为索引（4）4路组相连映像，A13A0作为索引（5）8路组相连映像，A12A0作为索引