verilog数字系统设计教程课件1优质PPT.ppt

1、-时序逻辑时序逻辑时序逻辑时序逻辑：输出不只是输入的逻辑电平输出不只是输入的逻辑电平输出不只是输入的逻辑电平输出不只是输入的逻辑电平的函数，还与电路所处的状态有关。的函数，还与电路所处的状态有关。同步时序逻辑是在同一时钟跳变节拍的前提下，同步时序逻辑是在同一时钟跳变节拍的前提下，同步时序逻辑是在同一时钟跳变节拍的前提下，同步时序逻辑是在同一时钟跳变节拍的前提下，同步时序逻辑是在同一时钟跳变节拍的前提下，同步时序逻辑是在同一时钟跳变节拍的前提下，如输入条件满足，则进入下一状态，否则仍留如输入条件满足，则进入下一状态，否则仍留如输入条件满足，则进入下一状态，否则仍留如输入条件满足，则进入下一状态，

2、否则仍留如输入条件满足，则进入下一状态，否则仍留如输入条件满足，则进入下一状态，否则仍留在原来的状态的状态机。在原来的状态的状态机。数字逻辑电路的构成数字逻辑电路的构成数字逻辑电路的构成数字逻辑电路的构成-组合逻辑组合逻辑组合逻辑组合逻辑：由与、或、非门组成的网络。常用的有：多路器、数据通路开关、加法器、乘法器等，没有记忆功多路器、数据通路开关、加法器、乘法器等，没有记忆功多路器、数据通路开关、加法器、乘法器等，没有记忆功多路器、数据通路开关、加法器、乘法器等，没有记忆功多路器、数据通路开关、加法器、乘法器等，没有记忆功多路器、数据通路开关、加法器、乘法器等，没有记忆功能。能。由多个触发器和多

3、个组合逻辑块组成的网由多个触发器和多个组合逻辑块组成的网由多个触发器和多个组合逻辑块组成的网由多个触发器和多个组合逻辑块组成的网由多个触发器和多个组合逻辑块组成的网由多个触发器和多个组合逻辑块组成的网络。计数器、复杂的数据流动控制逻辑、运算络。计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑的设控制逻辑、指令分析和操作控制逻辑。同步时序逻辑的设计是设计复杂的数字逻辑系统的核心。计是设计复杂的数字逻辑系统的核心。-存储器和寄存器存储器和寄存器存储器和寄存器存储器和寄存器：用于暂时存储数据信息。组合逻辑举例之一组合逻辑举例之一组合逻辑举例之一组合逻辑举例之一一个八

4、位数据通路控制器一个八位数据通路控制器一个八位数据通路控制器一个八位数据通路控制器一个八位数据通路控制器一个八位数据通路控制器 defineON1b1defineON1b1defineON1b1defineOFF1b0defineOFF1b0defineOFF1b0wirewirewireControlSwitchControlSwitchControlSwitch;wire7:0out,in;assignout=（assignout=（assignout=（ControlSwithControlSwithControlSwith=ON）?in:8h00=ON）?8h00in7in7in7Co

5、ntrolSwitchControlSwitchControlSwitchout7out7out7in0in0in0out0out0out0.一个八位数据通路控制器的波形：一个八位数据通路控制器的波形：in 7:0in 7:0开开关关out7:0out7:0tttt3131 02021515 32326262 8888 02021515 3232 00 00 00 00in7in7in7ControlSwitchControlSwitchControlSwitchout7out7out7in0in0in0out0out0out0.带寄存器的八位数据通路控制器的波形带寄存器的八位数据通路控制器的

6、波形带寄存器的八位数据通路控制器的波形带寄存器的八位数据通路控制器的波形带寄存器的八位数据通路控制器的波形带寄存器的八位数据通路控制器的波形in7in7ControlSwitchControlSwitchout7out7CLOCKCLOCKDDQ7Q7CLOCKCLOCKin0in0ControlSwitchControlSwitchout0out0DDQ0Q0out7out7out0out0带寄存器的八位数据通路控制器的带寄存器的八位数据通路控制器的带寄存器的八位数据通路控制器的带寄存器的八位数据通路控制器的带寄存器的八位数据通路控制器的带寄存器的八位数据通路控制器的VerilogVeril

7、ogVerilog描述描述描述描述描述描述 defineON1b1defineON1b1defineON1b1defineOFF1b0defineOFF1b0defineOFF1b0wirewirewireControlSwitchControlSwitchControlSwitch;wireclockwireclockwireclockwire7:always（always（always（posedgeposedgeposedgeclock）clock）clock）if（if（if（ControlSwithControlSwithControlSwith=ON）=ON）=ON）out=in;

8、out=in;elseelseelseout=out;out=out;带复位端和使能端的寄存器带复位端和使能端的寄存器带复位端和使能端的寄存器带复位端和使能端的寄存器带复位端和使能端的寄存器带复位端和使能端的寄存器 modulemodule regena regena（clock,（clock,enaena,reset,R,Q）;,reset,R,Q）;parameter n=8;input n-1:0 R;input clock,input clock,ena ena reset;reset;output n-1:0 Q;always（always（posedgeposedge clock

9、or clock or negedgenegedge reset）reset）if（!reset）if（!reset）Q=0;Q=0;else if（else if（enaena）Q=R;Q=R;endmoduleendmoduleenaRclockD Q Qreset具有并行置数和使能控制输入的移位寄存器具有并行置数和使能控制输入的移位寄存器具有并行置数和使能控制输入的移位寄存器具有并行置数和使能控制输入的移位寄存器具有并行置数和使能控制输入的移位寄存器具有并行置数和使能控制输入的移位寄存器R1enawclockD Q QresetQ1D QQ0R0load具有并行置数和使能控制输入的移位寄

10、存器具有并行置数和使能控制输入的移位寄存器modulemodulemodule shiftregs shiftregs shiftregs（R,load,（R,load,（R,load,enaenaena,w,clock,Q,reset）;,w,clock,Q,reset）;input 3:input w,load,input w,load,input w,load,ena ena ena,reset,clock;,reset,clock;output 3:regregreg 3:3:integer k;always（always（always（posedgeposedgeposedge cl

11、ock or clock or clock or negedge negedge negedge reset）reset）reset）if（!if（!else if（load）Q=R;else if（else if（else if（enaenaena）begin Q0=W;）begin Q0=W;for（k=1;k4;k+1）for（k=1;k+1）Qk=Qk-1;Qk=Qk-1;Qk 7 7 7 7nsnsnsns总延迟总延迟总延迟总延迟=Max2,3+4+1=8Max2,3+4+1=8Max2,3+4+1=8Max2,3+4+1=8时钟周期必须时钟周期必须时钟周期必须时钟周期必须 4 4 4 4nsnsnsns总处理数据的吞吐量增加总处理数据的吞吐量增加总处理数据的吞吐量增加总处理数据的吞吐量增加#1#1clock为什么要设计有限状态机？为什么要设计有限状态机？如果能严格以时钟跳变沿为前提，按排好时时序，如果能严格以时钟跳变沿为前提，按排好时时序，如果能严格以时钟跳变沿为前提，按排好时时序，如果能严格以时钟跳变沿为前提，按排好时时序，如果能严格以时钟跳变沿为前提，按排好时时序，如果能严格以时钟跳变沿为前提，按排好时时序，来操作逻辑系统中每一个开关来操作逻辑系统中每一个开关来操作逻辑系统中每一个开关来操作逻辑系统中每一个开关来操作逻辑系统中每一个开关来操作逻辑系统中每一个开关S