数字集成电路复习笔记Word格式文档下载.docx

1、然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。当沿沟道的电场达到某一临界值c时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NML和高电平噪声容限NMH来度量的，它们分别量化了合法

2、的“0”和“1”的范围，并确定了噪声的最大固定阈值： NML =VIL - VOL NMH =VOH - VIH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。但事实上导电沟道的有效长度由所加的VDS调制：增加VDS将使漏结的耗尽区加大，从而缩短了有效沟道的长度。集肤效应：高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。开关阈值：电压传输特性（VTC）曲线与直线Vout=Vin的交点。有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。在互补CMOS

3、中，PUN（Pull Up Network）的目的是当PDN关断在VDD和输出之间提供一条有条件的通路。在有比逻辑中，整个PUN被一个无条件的负载器件所替代，它上拉输出以得到一个高电平输出。这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉网络和一个简单的负责器件组成。时钟偏差：我们一直假设两相时钟CLK（_）和CLK完全相反，或产生反相时钟信号的反相器的延时为0。但事实上，由于布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差。流水线：流水线是一项提高资源利用率的技术，它增加了电路的数据处理量。我们在逻

4、辑块之间插入寄存器，这使得一组输入数据的计算分布在几个时钟周期中。这一计算过程以一种装配线的形式进行，因此得名流水线。电压传输特性（VTC）：一个逻辑门输出电压和输入电压之间的关系。信号摆幅（Vsw）：最高输出电平VOH与最低输出电平VOL之差。扇出：连接到驱动门输出端的负载门的数目。扇入：一个门输入的数目。MOS晶体管的阈值电压：MOS晶体管发生强反型时VGS的值。体效应：MOS晶体管的源极和衬底的电压不相等。亚阈值：对于NMOS晶体管，当VGS低于阈值电压时，MOS晶体管已部分导通，这一现象称为亚阈值。闩锁效应：在MOS工艺内，同时存在的阱和衬底会形成寄生的n-p-n-p结构，这些类似闸流

5、管的器件一旦激发即会导致VDD和VSS线短路，这通常会破坏芯片。组合逻辑电路：在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回到输入的连接。时序逻辑电路：电路的输出不仅与当前的输入数据有关，而且也与输入信号以前的值有关。电气努力：一个门的外部负载与输入电容之间的比。逻辑努力：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值建立时间：在时钟翻转之前数据输入必须有效的时间。保持时间：在时钟边沿之后数据输入必须仍然有效的时间。寄存器：边沿触发的存储元件。锁存器：电平敏感的器件。触发器：由交叉耦合的门构成的任何双稳态元件。3.2 二极管

6、二极管结电容，m为梯度系数3.3 MOS晶体管 1. 优点：开关性能良好寄生效应小集成度高制造工艺简单2. 手工分析标准模型手工分析时注意，一般都默认为器件为短沟道，故在饱和区时Vmin通常取VDSAT。3. 开关模型 等效电阻（过渡期间器件电阻的平均值） 关于等效电阻的性质 4. MOS晶体管电容模型 覆盖电容（结构电容） ，xd为长度交叠部分，Co取决于工艺 沟道电容 Leff为有效栅长。在截止区时CGB独占沟道电容，VGSVT后器件进入线性电阻区，此时反型层的产生使CGB降为零，沟道电容由栅源与栅漏端平分；VDS足够大后，器件进入饱和区，源端产生三分之二总沟道电容，而漏区认为沟道电容为零

7、。 扩散电容（结电容）总结：一般来说扩散电容的影响至多与栅电容相等，并常常更小些。所以栅电容起主导地位。5. 寄生电阻4.4 导线模型1. RC集总模型2. Elmore延时RC链5.0 对逻辑门的基本要求“再生”特性：逻辑门的“再生”特性能使被干扰的信号能恢复到名义的逻辑电平条件：合法区的增益小于1，过渡区的增益大于15.2 静态CMOS反相器概述CMOS电路的特点 噪声容限大 逻辑电平与器件的相对尺寸无关（无比逻辑） 稳态时，输出具有有限电阻 输入电阻极高 静态功耗小5.3 CMOS静态特性1. 开关阈值 注意VM与Wp与Wn的比值成正比，但其实变化并不敏感，VM=0.5VDD时Wp/Wn

8、=3.52. 影响传输特性的因素 VDD产生的增益 降低VDD产生的影响： a. 减少了能耗，但使门的延时增大b. 一旦电源电压与本征电压（阈值电压）变得可比拟，dc特性就会对于器件参数（如晶体管阈值）的变化越来越敏感c. 减小了信号摆幅，虽然帮助减少系统内部噪声，但对外部噪声源更敏感 工艺偏差 环境 5.4 CMOS动态特性1. 减小门传播延时的方法 保持小电容 增加晶体管尺寸，注意self-loading！ 增加VDD，注意热电子效应！2. 延时公式注意等效扇出f的表达式，其为负载电容与输入栅电容之比3. 反相器链4. 最优等效扇出与级数5.5 功耗、能量1. 动态功耗 定义：电容充放电引

9、起的功耗 表达式 其中代表翻转活动性 注：通过改变器件尺寸并同时降低电源电压是降低能耗的有效方法2. 短路功耗电源和地的直接通路引起的功耗 表达式： 注：峰值短路电流Ipeak取决于：a.器件的饱和电流，也即器件尺寸 b.电源电压 c.输入输出的斜率之比 3. 静态功耗主要包括PN结反偏漏电和亚阈值漏电4. 设计的综合考虑总功耗：5. 减小功耗的方法 首要选择：减小电压 减小开关电流 减小物理电容6.2 静态CMOS设计特点： 在每一时间（除切换期间），每个门的输出总是通过低阻路径连至VDD或VSS 静态时，门的输出值总是由电路所实现的布尔函数决定（忽略开关周期内的瞬态效应）1. 互补CMOS

10、 互补CMOS特点 a. 无比逻辑 b. 电源到地全摆幅，噪声容限大、鲁棒性好 c. 输入阻抗极高，输出阻抗低 d. 无静态功耗 e. 传播延时与负载电容以及晶体管的电阻有关、与扇入扇出有关 开关延时模型 a. 晶体管尺寸 注意串联尺寸加倍、并联尺寸不变的原则 b. 传播延时和扇入/扇出的关系 高速复杂门（降低延时的方法） a. 加大晶体管尺寸 b. 逐级加大晶体管尺寸（越靠近输出端尺寸越小，使越靠近电极端的电阻Rmin） c. 优化晶体管次序（关键路径上的晶体管靠近门的输出端） d. 重组逻辑结构（降低每一级输入数，减弱输入与延时的平方关系） e. 加入缓冲器f. 减少电压摆幅（降低延时、功

11、耗，但使下一级驱动电平减小，需要用灵敏放大器恢复） g. 采用不对称逻辑门 h. 设计输入端完全对称的逻辑门（减少不同输入端驱动时延时的差别） 逻辑链的速度优化d为归一化延时，p为归一化本征延时，g为逻辑努力，f为等效扇出（电气努力），h也被称为门努力逻辑努力定义：p、g与门的类型有关，与门的尺寸无关如上图，g的求法为对应输入的总栅电容数/3，p的求法为输出端看进去的所有栅电容数/3 分支努力b=1，无分支时b=1 步骤就这次考纲而言不需要记，但以后可能会需要，详见P1862. 有比逻辑 有效负载 伪NMOS （推导过程必考） 基本特点： 改进方法：a.采用可变负载 b.采用差分串联电压开关逻辑（DCVSL）3. 传输管逻辑基本特点： a. 由NMOS晶体管构成，且成对出现b. 输入信号加在NMOS的栅端（G），以及源端（S）或者漏端（D）c. 无静态功耗（稳态时，VDD到GND不存在导电通路）d, 器件数目下降，从而降低了寄生电容e. 缺点：存在阈值电压损失 差分传输管逻辑 优点：a.结构简单 b.具有模块化的特点 稳定有效的传输管设计 a. 电平恢复器 b. 采用零阈值输出管 c. 传输门