实验三.全加器和奇偶判断文档格式.docx

1、组逻辑电测试设计 用与非门 74LS00、与或非门 74LS55 设计P500P503 实验原理合路的一般步：组逻辑电设计骤a）根据定的功能要求，列出表；给真值b）求各出函的最“个输逻辑数简与-或”表式；达c）函形式所要求用的将逻辑数变换为设计选逻辑门形式；d）根据所要求的，出路。逻辑门画逻辑电图 一位半加器AiBiCiSi1011010101100000 CiSi Bi Ai 出输 输入iiiiiiiiBACBABAS 一位全加器AiBiCi-1CiSiiAiB1iCiSiC0110011111100111010101001101100101000000果出结输全加器入输1111iiiiii

2、iiiiiiiCBACBACBACBAS1111iiiiiiiiiiiiiCBACBACBACBAC 一位全加器AB Ci-1CiSi一位半加器ABCiSi半加器与全加器iSABABAB=+=111iiiiiiSABCS CS C-=排=+111iiiiiCABBCACABCS-=+=+1111iiiiiiiiiiiiiCBACBACBACBAS 一位全加器AB Ci-1CiSi一位半加器ABCiSi半加器与全加器111iiiiiCABBCACABCS-=+=+）（ABBABAAB1111iiiiiiiiiiiiiCBACBACBACBAC11iiiBCACABC）（）（）（）（11iiiii

3、CSBACBASBAC 全加器和数码奇偶位判断电路 iZABCDSD=排 实验内容1.非测试与门 74LS00、或非与门 74LS55 的功能逻辑。2.用非与门 74LS00、或非与门 74LS55一全加设计个器路，行功能。电并进测试3.用非与门 74LS00、或非与门 74LS55四位奇设计数偶位判路，行功能。断电并进测试 实验注意事项TTL非的多余入端可接至高平，以防引入与门输电干。扰在路的功能，如要求不符，验证电逻辑时发现与应首先集成路所加的源是否正常，然后再检查电电检有无。查设计问题在找路故障，用，路的入端查电时应逻辑笔从电输至出端逐每的出是否足有的输级检查个门输满应逻功能，而确定故障

4、点，加以排除。辑从并入端信用器上的据。输号实验数开关果用表。实验结真值记录 实验报告2、出全加器和奇偶位判路的程。写断电设计过3、出原理路，用表路画实验电图并真值记录两种电 的果。实验结4、中有无出故障实验现?故障是如何排除的。程。实验调试过1、出非写与门 74LS00、或非与门 74LS55 的逻辑功能 方法。检查 验收 全加器：3入个输8合下出是否正确种组输状态；奇偶判路：断电4入任意合下出个输组输状态是否正确。下两次实验字路件仿数电软真 ：预习Quartus II 件软 地点：404 硬件：集成器的用触发应 ：预习实验 24 集成器用。触发应器功能、器（触发测试触发转换DJK）、单脉冲生器等。发