通用处理器的测试压缩结构设计方法研究毕业设计论文Word文件下载.docx

1、班级：作者：指导教师: 职称： 职称：答辩日期：摘 要在芯片的制造过程中要经历化学，冶金以及光学等多到工序，在这过程中不可避免的会因为工艺的原因，材料的不纯以及封装过程中的问题而导致芯片存在缺陷，这种缺陷的芯片无法正常工作，集成电路测试的主要任务就是找出带有缺陷的芯片。如果不对芯片进行测试，这些有缺陷的芯片流入市场后带来的开销将远远大于测试的开销。因此集成电路测试是集成电路制造和生产过程中不可缺少的一个环节。在设计阶段，对集成电路进行可测试性设计（DFT），以提高提高集成电路的可测试性。随着制造工艺的进步，集成电路设计的集成度和复杂度不断提高。庞大的测试数据量和较长的测试时间是导致测试成本迅速

2、增加的重要因素，尤其是在深亚微米工艺下，新的故障类型不断涌现，测试多种故障的需要进一步引起测试数据量的急剧膨胀，因此，需要寻求合理有效的测试压缩方法，来降低测试成本。 本次设计调研通用处理器的可测试性设计原理及相关技术，并深入理解测试压缩原理以及相关技术，进行测试压缩结构设计。 本文的主要贡献是为一款通用处理器设计全扫描结构，并在全扫描结构基础上设计adaptive scan的压缩结构，使压缩率达12.2倍。基于测试压缩结构生成固定型故障的测试向量，覆盖率达到了98.04%。关键词：集成电路测试、可测试性设计、测试压缩、测试生成 AbstractTo go through many proce

3、sses of chemical, metallurgical, and optical in chip manufacturing process, will be inevitable lead to chip defects because the process reasons,such as impure materials and packaging process.Such defects lead to the chip does not work, the main task of the IC test is to find a chip with defect.If do

4、 not test the chip , the overhead caused by these defective chips into the market will be far greater than the overhead of testing. IC testing is an indispensable link in the integrated circuit manufacturing and production process. At the design stage, the circuit design for testability （DFT） should

5、 be down, so that improving the integrated circuit testability. With the advances in manufacturing processes, integrated circuit design integration and increasing complexity. The large test data volume and testing time is an important factor in the increase rapidly in the cost of test, especially in

6、 deep sub-micron procedure. The new type of fault are emerging and the need to further test a variety of failures caused by the test data volume and a sharp expansion and the need to seek a reasonable and efficient test compression method to reduce the cost of testing. The design research general-pu

7、rpose processor design for testability principles and related technologies, and in-depth understanding of the test compression principle and the related technology, compression test structure design .The main contribution of this paper is designed a full scan structure for a general purpose processo

8、r,and based on the full scan structure, design adaptive scan compression structure, and the compression ratio reach to 12.2 times. Based on the test compression structure, generation stuck-at fault test patterns, and the test coverage up to 98.04%. Keywords: VLSI testing, design-for-testability, sca

9、n compression, test generation. 前 言电子测试技术，就是应电子产品设计和制造的需求而产生和发展起来的、有着四十多年历史的一个应用科学领域。电子产品从质量和经济两个方面受益于测试技术的发展和应用。质量和经济实际上是一个产品不可分割的两个属性。最优化（optimized）的质量，意味着以最小的成本满足了用户的需求。一个好的测试过程能够在次品到达用户手中之前把它们淘汰出来。生产这些次品的费用往往会被转嫁到好产品的出售价格中，如果次品太多，那么少数好产品的价格就会过于昂贵。如果一个电子产品的设计工程师不能深刻理解产品的制造和测试过程背后的物理原理，很难想象他能设计出高质

10、量的产品来。随着集成电路制造工艺的发展，计算机系统的核心部件CPU的设计变得愈加复杂。时钟频率、IPC（instructions per clock）、片内多线程等性能指标不断提高，使得CPU的测试挑战变得越来越突出，测试的成本在芯片成本中所占的比重也在升高，从而影响了芯片的量产时间（Time to Volume）和上市时间（Time to Market）。为了降低CPU芯片的测试难度，降低测试成本，在设计阶段进行可测试性设计来提高芯片的可测试性，既为芯片验证测试和失效分析带来便利，又能缩短产品的上市时间。由于CPU性能上的要求不断提高，引入大量的设计约束以实现可测试性设计也变得越来越困难，不

11、同芯片所采用的方法差异也很大。当前主流的处理器芯片采用的设计方法有：1.扫面设计；2.逻辑内建自测试（LBIST）；3.存储器内建自测试（MBIST）；4.边界扫面设计；5.测试点插入；6.静态工作点漏电测试（IDDQ测试）。 保证测试质量、降低测试成本是DFT设计所追求的两个重要目标。然而，一方面，集成电路规模的不断增加导致测试数据量迅速膨胀；另一方面，进入深亚微米阶段，各种与时延相关的故障变得越来越突出，相比传统的固定型故障测试，时延测试的向量个数明显增多，也加剧了测试数据量的膨胀，进而导致测试成本的增加。因此，如何利用测试压缩技术有效地降低测试数据量，已经成为测试领域普遍关注的一个问题，

12、测试压缩技术也成为DFT设计的一个重要内容。经典的测试压缩结构主要分为三类：Illinois结构；菊花链结构；和adaptive scan结构。全扫描设计是将电路中所有的触发器用具有扫描功能的触发器代替，使其在测试时连成一个或几个移位寄存器，这样电路被分成了可以分别进行测试的纯组合电路和移位寄存器。 Adaptive Scan是基于广播式的压缩结构。在传统的扫描结构的扫描输入上加上一个MUX网络作为激励的解码逻辑，其扫描输出上加上一个XOR网络作为响应的压缩逻辑。本次毕业设计是为一款通用处理器设计全扫描结构并采用adaptive scan 压缩结构。第一章 研究背景及意义1.1课题研究背景随着

13、集成电路工艺进入深亚微米阶段，集成电路的设计规模越来越大，电路的频率也越来越高，使得芯片测试变得越来越困难，同时测试成本也不断提高，根据2003年的ITRS的预测，在2014年集成电路的测试成本将和制造成本相同，因此如何降低测试成本成为最关心的问题。扫描设计已经成为商业界普遍采用的可测试性设计方法，它与ATPG相结合，可以确保高质量的测试结果。然而，随着电路规模的增大、触发器个数的增多，如果要实现高覆盖率的测试，扫描测试的数据将急剧增加，从而依赖于自动测试仪（ATE）的测试带来一些问题：（1）庞大的测试数据量一方面对ATE的存储容量提出了更高的要求，另一方面也意味着较长的测试时间；（2）尽管扫

14、描向量的测试时间可以通过设计大量的扫描链来减少，但由于受实际芯片管脚数和ATE测试通道数的限制，可以有ATE直接驱动的内部扫描链的条数是有限的，使得设计的扫描链过长，增加了测试时间。上述种种，都会带来测试成本的增加。测试压缩技术是解决上述问题的有效方法，它在保证测试质量的前提下，能有效地减少测试数据量和测试时间，因此有着巨大的理论价值和现实意义，广受学术界和工业界的关注。1.2课题研究意义数字集成电路测试的主要思想是：给被测电路施加测试激励，然后在电路的输出端口捕获输出响应，把这些输出响应和通过模拟得到的无故障的期望响应比较，如果输出响应和无故障的期望响应不同则表示电路存在故障。在实际的测试过

15、程中，输入激励和无故障的期望响应都存储在ATE上，通过ATE向被测电路施加激励和捕获响应，然后让ATE比较输出响应和无故障的期望响应，最后ATE输出一个信号表示该被测芯片是否有故障。在集成电路测试的时候，一般会采用两种不同类型的测试：功能测试和结构性测试。功能测试主要是让待测电路运行在功能模式下，其主要目的是为了验证实际芯片和需求是否符合，功能测试也能检测到很多不同类型的故障，但是功能测试存在着向量产生困难、故障覆盖率低、不便于故障诊断等特点。结构性测试的主要目的是为了检测电路中存在的固定性故障（Stuck-at Fault）、时延故障（Delay Fault）、桥接故障（Bridge Fau

16、lt）等故障，其主要优点是故障覆盖率高、测试向量产生容易-易于对存在故障的电路进行诊断。在实际的测试过程中，既包含功能测试又有结构性测试，功能测试不但用于验证芯片的功能，同时也作为提高故障覆盖率的一种补充手段，因为有部分故障在功能测试中更容易被检测到，结构性测试作为检测芯片故障的主要手段和方法。第二章 课题研究内容的发展前沿随着超大规模集成电路技术的不断发展，作为技术前沿的处理器的设计变得愈加复杂，时钟频率、片内多线程等性能指标不断提高。处理器设计正面临着高可靠性、高质量、低成本以及更短的产品上市时间等日益严峻的挑战，测试也变得越来越困难，测试成本在整个芯片开发成本中所占有的比例也在与日俱增。在测