EDA课程设计四人智力竞赛计数抢答器Word格式文档下载.docx

1、Cyclone FPGA内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5） FPGA采用高速CHMOS工艺，功耗低，可以及CMOS、TTL电平兼容。可以说，FPGA芯片是小批

2、量系统提高系统集成度、可靠性的最佳选择之一。 四、功能模块1：library ieee;use ieee.std_logic_1164.all;entity feng is port（cp,clr:in std_logic; q :out std_logic）;end feng;architecture feng_arc of feng isbegin process（cp,clr） begin if clr=0 then q=; elsif cpevent and cp= then 1 end if;end process;end feng_arc;此程序为抢答鉴别模块feng该模块主要实现

3、抢答和鉴别的功能。在主持人发出抢答指令以后，若 有参赛者按下抢答器的按钮，该模块将参赛者按下按键的信号输出高电平给锁 存模块。 图2 抢答鉴别模块的仿真波形clr是低电平有效；当cp来个下降沿时，输出q将一直为高电平符合模块要求。2 ：entity sel is port（clk: a:out integer range 0 to 7）;end sel;architecture one of sel is process（clk） variable aa: integer range 0 to 7; if clkevent and clk= aa := aa + 1 ; a=aa; end p

4、rocess;end one;此程序为VHDL程序该程序生成的符号及仿真波形如下： 图3 片选信号模块仿真图当来一个脉冲时，输出将增加1，符合模块要求。3 ：entity lockb is port（d1,d2,d3,d4: clk,clr : q1,q2,q3,q4,alm:end lockb;architecture lock_arc of lockb is q1 q2 q3 q4 alm elsif clk=d1;=d2;=d3;=d4;end lock_arc;此程序为锁存器模块LOCKB 该模块主要对选手按下按键进行锁存，锁存的同时发出alm信号实现声音提示。 图4 锁存模块仿真图当

5、来一个上升沿的时候，alm发挥作用，并且d1对应输出q1。4 ：use ieee.std_logic_unsigned.all;entity decode3_8 is port（sel:in std_logic_vector（2 downto 0）; L :out std_logic_vector（7 downto 0） ）;end decode3_8;architecture one of decode3_8 isbegin L q0000000 end case;此程序为deled模块该模块是七段译码器，对数据进行译码扫描： 图7 deled模块 译码模块完成了对数据在数码管上正确地显示，

6、符合模块要求。6：entity ch41a is port（d1,d2,d3,d4:out std_logic_vector （3 downto 0）;end ch41a;architecture ch41_arc of ch41a is process（d1,d2,d3,d4） variable tmp:std_logic_vector （ 3 downto 0）; tmp :=d1&d2&d3&d4; case tmp is1011110111101111end ch41_arc;此程序为转换模块ch41a该模块是将抢答结果转换为二进制数 图7 转换模块ch41a仿真波形将输入的抢答结果转

7、换为二进制数，符合模块要求。7 ：entity ch42a is port（sel: d1,d2,d3:in std_logic_vector （3 downto 0）;out std_logic_vector（3 downto 0）;end ch42a;architecture ch42_arc of ch42a is process（sel,d1,d2,d3） case sel is000001111end ch42_arc;此程序为3选1模块ch42a该模块是将对应数码管片选信号，送出需要的显示信号。 图8 3选1模块ch42a的仿真波形当sel输入001时，输出为d2，符合要求。8 ：entity count is port（clk,en: h,l :out std_logic_vector （3 downto 0）; sound :end count;architecture count_arc of count is process（clk,en） variable hh,ll:std_lo