基于Libero的数字逻辑设计仿真及验证实验实验报告概要Word格式.docx

1、注：文件命名要求。 工程（project）名要求：学号末4位+下划线+BasGate，例如陈静（3212005896）的工程名为“5896_BasGate”。 设计代码文件名1：要求同上，即“5896_BasGate.v”。 测试平台文件名：自己定义。（1）/ 模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位A，1位B），输出信号（Y1,Y2,Y3,Y4,Y5）module gates_1（A,B,Y1,Y2,Y3,Y4,Y5）; input A,B; output Y1,Y2,Y3,Y4,Y5; assign Y1=A&B; assign Y2=A|B; assign Y3=

2、（A&B）; assign Y4=（A|B）; assign Y5=AB;endmodule（2）/ 模块二：6个非门（同74HC04）module gates_2（A,Y）; input 1:6A; output 1:6Y; assign Y=A;（3）测试平台代码timescale 1ns/1nsmodule testgates_1（）; reg A,B; wire Y1,Y2,Y3,Y4,Y5; gates_1 v1（A,B,Y1,Y2,Y3,Y4,Y5）; initial begin A=0;B=0; #10 B=1; #10 A=1; #10 B=0; #10; endmodule

3、testgates_2（）; reg 1: wire 1: gates_2 v2（A,Y）; A=000001; #10 A=A1;2、模块一第一次仿真结果（截图）。将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）模块二第一次仿真结果（截图）3、模块一综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、模块一第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？延迟约为300ps左右。6、 模块一第三次仿真结果（布局布线后）（截图）。分析是否有出现竞

4、争冒险。延迟时间约为4500ps左右，无竞争冒险。6、模块一布局布线的引脚分配（截图）。7、烧录（请老师检查）。2、组合逻辑电路1、了解基于Verilog的组合逻辑电路的设计及其验证。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、

5、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到右的奇数位，即数字3、1、0、5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B的比较结果。注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。5、74HC4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任选一个）的综合、布局布线结果，以及相应的仿真结果。7、完成课堂布置实验的Vierilo

6、g代码，并实现综合前仿真。1、所有模块及测试平台代码清单学号末4位+下划线+comb，例如陈静（3212005896）芯片的工程名为“5896_comb”。 设计代码文件，要求每个模块对应一个文件，文件名要求：学号末4位+下划线+芯片名，如74HC148芯片文件命名为“5896_74HC148.v”。/74HC148代码module HC148（EI,I,A,GS,EO）; input EI; input 7:0I; output 2:0A; output GS,EO; reg 2: reg GS,EO; integer j; always （EI,I） begin if（EI） A,GS,E

7、O=5b11111; else if（I=8b11111111）b11110; else for（j=0;j8;j=j+1） if（Ij） A=j; GS=0; EO=1;endmodule /74HC148测试平台代码module test_HC148; reg ei; reg 7:0i; wire 2:0a; wire gs,eo; HC148 u1（ei,i,a,gs,eo）; ei=1; #20 ei=0; i=8b11111111; #20 i=8b11111110;b11111101;b11111011;b11110111;b11101111;b11011111;b10111111

8、;b01111111;/74HC138代码module HC138（E1,E2,E3,A,Y）; input E1,E2,E3; input 2: output 7:0Y; integer I; always（E1,E2,E3,A） if（E1=1|E2=1|E3=0） Y=8 Y=1b1B） Q=3b100; else if（Ab001; else if（I1=1）b010; else if（I=3b101）b000; else if（I=0）b101; Q=I;/74HC85测试平台代码module test_HC85; reg 3:0a,b;0q; HC85 u4（a,b,i,q）; i=0; repeat（4） #10 i=$random; a=3