FPGA入门及Quartus II使用教程内部资料Word文档格式.docx

1、也可以理解为它是一个大元件，比如一个单片机，内部包含各个模块，编译的时候就是生成一个这样的大元件。3、 采用ALTERA公司提供的LPM功能模块。Quartus软件环境包含了大量的常用功能模块，比如计数器、累加器、比较器等等。4、 自己建立模块。由于有些设计中现有的模块功能不能满足具体设计的要求，那就只能自己设计。使用硬件描述语言，当然也可以用原理图的输入方法，可以独立的把它们当成一个工程来设计，并且生成一个模块符号（Symbol），类似于那些LPM功能模块。这里可以理解为，如果我们需求的滤波器，没有现成的合适的，那我们可以通过LC自己来搭建一个滤波器。5、 将顶层图的各个功能模块连线起来。这

2、个过程类似电路图设计，把各个芯片连起来，组成电路系统。6、 系统的功能原理图至此已经基本出炉了，下一步就是选择芯片字载体，分配引脚，设置编译选项等等。7、 编译。这个过程类似软件开发里德编译，但是实际上这个过程比软件的编译复杂的多，因为它最终要实现硬件里边的物理结构，包含了优化逻辑的组合，综合逻辑以及布线等步骤。8、 编译后会生成2个文件，一个是*.sof文件，一个是*.pof文件，前者可以通过JTAG方式下载到FPGA内部，可以进行调试，但断电后数据丢失；后者通过AS或者PS方式下载到FPGA的配置芯片里边（EEPROM或者FLASH），重新上电后FPGA会通过配置将数据读出。9、 对于复杂

3、的设计，工程编译好了，我们可以通过Quartus软件或者其他仿真软件来对设计进行反复仿真和验证，直到满足要求。（主要是时序仿真）。第二章 基于Quartus II的实例一、建立工程 首先，打开Quartus II软件。接下来，建议一个新工程第一行，是所建工程的路径，第二工程项目名称，第三项，是填好后，如下图下边一直点击NEXT，直到出现以下界面Family里边选择Sratix II，Available devices里边选择EP2S60F672C5（具体内容根据你所使用的芯片所决定），接着点NEXT，不需要做任何修改了，一直点到Finish。到此为止，工程已经建立完成。需要建立一个Block

4、Diagram/Schematic File，点击File-New出现如下图。点击OK，建立完成，工程中出现一个Block1.bdf文件。现在点“保存”是不管用的，建议随便放一个器件后点保存文件为bdf文件。方法是在这个bdf文件空白处双击鼠标，或者右键点鼠标，点insert-symbol这里边的器件很多，可以再里边输入你所需要的器件，也可以直接点分类，根据分类查找你需要的器件。点击File-New，选择VHDL File（根据你所使用的编程语言）点击OK后，再下边的界面就可以编写VHDL程序了。当然可以根据自己掌握的语言种类进行编程。VHDL语言，注意：保存的文件名字，必须与实体名字一致，否

5、则编译会出错。设置当前为最高实体。点击那个紫色的三角，进行编译下面就是产生模块了。如图点击就可以生成模块完成后，回到bdf主界面。双击该界面，再Project下拉栏，就会出现刚才所编译文件生成的模块，左键点击就可以将其放入主原理图实体中，并且今后如果重新改变VHDL程序，必须走这个过程，先设置最高实体，然后编译，产生模块，最后要添加这样如下的过程。放置模块的时候，通过自己的程序编译产生的模块，会在Project目录下，如图所示特别注意：已经做好的并且放入到原理图的模块程序如果需要改动，改动后也必须先编译，后产生模块，最后按照如下所示进行模块更新。根据需求进行选择一下以后每次要用的时候，都可以双

6、击鼠标，进入project里边进行选择，进行使用。右键点击模块，点Generate-引脚也可以自己设置输入输出引脚并且命名。设置当前实体为最高实体，再次进行编译编译完成后，要分配引脚，通常分配引脚有两种方式，一种是直接在工程分配，这种方式对于引脚较少比较方便，如下图所示。选择PIN双击引脚分配处的to和location，就可以确定应用的FPGA引脚分配情况。分配好引脚后，点击保存，再看原理图，每个引脚后边都有一个“小尾巴”，表示信号线的实际物理引脚分配情况。然后再编译。最后在点击TOOL-Programmer，或者直接点击下载图标就会出现下载对话框点击Hardware Setup 如果你没插U

7、SB-BLASTER，打开后不会有显示，如果插上后，这里就会显示有一个硬件可以选择，右上位置选择下载方式。注意：JTAG模式和AS模式接口是不同的选择好USB-BLASTER后，点Close，然后点Start当前选择的是JTAG模式，因此下载程序到RAM，可以看调试结果。至此，FPGA的原理图制作，代码编写流程及下载流程已经全部完毕。现在以一个简单的分频器来讲一下。第一件事，如同单片机的最小系统一样，FPGA的系统需要一个时钟源作为支撑，FPGA内部有个PLL（锁相环）资源，这个PLL可以对输入频率进行倍频。因此，几乎在每个系统设计的时候，都需要对这个PLL进行设置。如下所示选择第一个点NEX

8、T，往下进行选择IO栏目下的ALTPLL，给这个模块起一个名字叫PLL然后点NEXT根据提示进行选择，选择好了后，点击进入下一个设置在这里，把所有的勾全部去掉就可以，然后一直点下一步，一直到下面图示，每个芯片可以设置输出的频率个数不同，当前我用的ep2s60总共有2个PLL，每个PLL可以设置6个不同的频率输出。现在就可以一直点下一步，直到Finish就可以。然后再Project里边将PLL放置到原理图上。新建一个test_div的程序，程序代码如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

9、entity test_div isport（ clkin:in std_logic; clkout1:out std_logic; clkout2:out std_logic ）;end test_div;architecture fenpin_arc of test_div issignal count1:integer range 0 to 7; -计数寄存器16分频signal clkbuff1:std_logic;signal count2:integer range 0 to 3; -计数寄存器8分频signal clkbuff2:begin process（clkin,count

10、1,count2） begin if rising_edge（clkin） then -计数、分频1 if （count1 = 7） then count1 = 0; clkbuff1 = not clkbuff1; else= count1 + 1; clkout1 = 3） then count2 clkbuff2 = not clkbuff2;= count2 + 1; clkout2 Simulation Debug-Current Vector Inputs在name处点右键，选择Inset-Inset Node or Bus点击Node Finder，进入可以选择引脚，通常我习惯于

11、显示所有引脚，在Filter处选择all，当然也可以选择一些你需要的引脚，其他的引脚不显示，然后点击List，然后再点击加入符号，如图所示点击OK，一直回到仿真页面，鼠标左键单击输入信号，给输入信号加所需信号，如clkin，是时钟信号，直接点击时钟符号，就可以进行设置设置好输入后，可以点Edit菜单下的End Time可以选择仿真多长时间。全部设置好后，点保存，起好名字，然后点Start simulation，便开始进行时序仿真。仿真结束后，可以观察信号时序。第三章 MATLAB、DSP BUILDER、QUARTUS联合仿真首先我们了解一个背景，现在在DSP算法软件中最牛的毋庸置疑的就是Ma

12、tlab了。N多人在用它搭建模型。我们可以把Matlab分为matlab和simulink两部分。Matlab更多的是对数组进行一系列的计算，而这些计算式静态的，纯粹算法上的。而simulink是使用模块化的方式来搭建一个平台，这个模型才是动态的。当我们用matlab做成一个算法的时候，这个算法在实际应用中有可能可以实现，当然也有可能实现不了，更多的是一种理论上的公式。只有当我们用simulink来搭建出一个模型的时候，我们可以知道，它是可以被实现出来的，无论是软件，还是硬件方式。DSP builder是什么？通过前边的学习，我们知道，FPGA内部就如同一个个小积木。DSP builder就是ALTERA公司工程师，专门用这些小积木已经搭建好了各式各样的小门、小窗、房梁.而这些一个个做好的小模块，都放到了DSP BUILDER里边。好了，这样，我们就可以在MATLAB的simulink环境下，用DSP BUI