Verilog HDL硬件描述语言实验报告Word下载.docx

1、 2、编写Verilog HDL代码加入到Quaruts II工程； 3、引脚分配，并编译工程该工程； 4、将编译好的电路下载到FPGA器件。扳动拨动开关观察相应的发光二极管显示，验证电路功能是否正确；代码module part1（input wire 2:0SW,output wire LEDR）;wire r_g,s_g,qa,qb;and u1（r_g, SW0, SW1）;and u2（s_g, SW1, SW2）;nor u3（qa, r_g, qb）;nor u4（qb, qa, s_g）;assign LEDR = qa;endmodule第2部分简单的数据选择器1 .新建Qua

2、rtus II工程；2.在工程中加入8位宽的2选1数据选择器Verilog HDL代码。使用DE2开发板上的SW17作为输入s，开关SW7-0作为输入X，SW15-8作为输入Y。连接拨动开关SW到红色的发光二极管LEDR，同时连接输出M到绿色的发光二极管LEDG7-0。3.引脚分配，确保作为电路的输入端口的Cyclone II FPGA的引脚正确连接到拨动开关SW，作为电路输出的PPGA引脚正确与LEDR和LEDG连接；4.编译；5.将编译好的电路下载到FPGA器件。通过扳动拨动开关SW改变电路输入，同时观察LEDR和LEDG的显示是否与之匹配，测试8位宽的2选1数据选择器的功能是否正确。设计

3、文件module part2（ input 17: output 17:0LEDR, output 7:0LEDG ）;assign LEDR=SW;mux_8bit_2to1 NQ（SW17,SW15:8,SW7:0,LEDG）;module mux_2to1（ input s, input x,y, output m ）;assign m=（s&y）|（s&x）;module mux_8bit_2to1（ input S, input 7:0X,Y, output 7:0M ）; mux_2to1 m7（S,X7,Y7,M7）; mux_2to1 m6（S,X6,Y6,M6）; mux_2

4、to1 m5（S,X5,Y5,M5）; mux_2to1 m4（S,X4,Y4,M4）; mux_2to1 m3（S,X3,Y3,M3）; mux_2to1 m2（S,X2,Y2,M2）; mux_2to1 m1（S,X1,Y1,M1）; mux_2to1 m0（S,X0,Y0,M0）;测试台文件timescale 1ns/100psmodule mux2to1_test; reg x,y; reg s; wire m; mux2to1 M（s,x,y,m）; initial begin x=1;y=0; s=0; #10 s=0; #10 s=1; #10 $stop; end波形实验二 组

5、合逻辑电路设计（2） 数码和显示（1）采用always块设计组合逻辑电路；（2）熟悉二进制-十进制译码器和BCD码加法器等组合逻辑电路。（1） 组合逻辑7段显示译码器（2）二进制-BCD转换电路（3） 组合逻辑4位全加器（4）BCD码加法电路第1部分 组合逻辑7段显示译码器步骤1、1、新建Quartus II工程，在DE2开发板实现该电路。本试验的目的是用手动方式设计7段显示译码电路。要求只能使用连续赋值语句，将输出定义为关于输入的逻辑表达式。2、编写电路的Verilog HDL源文件，并将其包含到Quartus工程。将FPGA引脚连接到相应的拨动开关和7段显示数码管。（参考User Manu

6、al for the DE2 board）。引脚分配过程也可以参考Quartus II Introduction using Verilog Design，该文件可以在Altera公司网站大学计划网站的DE2 System CD上找到。3、编译，并且将编译好的电路下载到FPGA中；4、扳动拨动开关改变电路输入，观察数码管显示并分析电路功能是否正确； input 17: output 17: output 6:0HEX0,HEX1,HEX2,HEX3 assign LEDR=SW; decoder4_7 decoder4_7_01（SW0+:4,HEX0）; decoder4_7 decoder

7、4_7_02（SW4+:4,HEX1）; decoder4_7 decoder4_7_03（SW8+:4,HEX2）; decoder4_7 decoder4_7_04（SW12+:4,HEX3）;module decoder4_7（ input 3:0a,0HEX assign HEX6=a3&a2&a1|a2&a1&a0; assign HEX5=a3&a0|a2&a1|a1& assign HEX4=a0|a2&a1; assign HEX3=a3&a1&a0| a2&a0| assign HEX2=a2&a0; assign HEX1=a2&a0|a2& assign HEX0=a2&

8、a0|a3& endmodule第2部分 二进制-BCD转换电路1、新建QuartusII工程；2、编译，功能仿真；验证比较器、数据选择器和电路A的功能是否正确；3、编写电路B和7段显示译码电路的Verilog HDL代码。使用DE2开发板上开关SW3-0代表输入V，使用HEX1和HEX0显示数字d1和d0。确保引脚分配正确；4、编译，下载编译好电路到FPGA芯片中；5、拨动拨动开关SW3-0改变收入值V，观察输出显示以测试电路的正确性；/niqi 1307010213/top levelw input 3: output 3: output 6:0HEX0,HEX1 wire 2:0a; w

9、ire z; wire 3:0m; wire 6:0b,HEX; compartor compartor_1（SW,z）; circuit_A A（SW2:0,a）; mux_4bit_2to1 M（z,SW,1b0,a,m）; circuit_B B（z,HEX1）; decoder4_7 dec（m,HEX0）;/7-segment decoder a2& /circuit_A module circuit_A（ input 2:0v, output 2:0a assign a=v+3o6;/circuit_Bmodule circuit_B（ input b, output 6: ass

10、ign HEX=b?7b111_1001:b111_1111;/4-bit 2-to-1 multiplexermodule mux_4bit_2to1（ input s, input 3:0x1,x2, output 3:0f assign f=s?x2:x1;/Comparatormodule compartor（ output z assign z=（v4h9）?1B1:B0;endmodule 实验三 锁存器、触发器和寄存器（1）掌握锁存器、触发器和寄存器的门级描述以及行为级描述；（2）掌握组合逻辑电路和基本存元件描述方式不同；（3）学习Quartus II功能仿真和时序仿真方法；（4）学习Quartus II的RTL Viewer和Technology Viewer工具的使用；1.