mbist问题解决报告.docx

1、mbist问题解决报告1.手工输入选项，更改系统语言为英语，删除中文输入法。之前就是在英文语言环境下操作的，出现上述手动输入不进去的问题。2输入文件：Library Model:是用Mentor语言描述的，用来产生RTL BIST collar,并且将memory的RTL 设计与BIST collar映射起来，模型里面通常定义了存储器的读写周期。MBISTArchitect dofile：mbistarchitect的可执行文件，通常包含了关于产生BIST电路的命令。ROM Content File(optional)：只有在给ROM生成BIST电路时才会用到，它说明了存储在ROM存储器中每一

2、行的十六进制的值，用来为ROM存储器提供压缩信号。（此次只测试了RAM，所以没有用到）输出文件：HDL BIST Circuitry：包含了生成的controller的RTL代码和memory collar的RTL代码，其中controller包含了一个有限状态机去控制你选择的存储器测试算法的操作，还包含了地址产生器，写数据生成器，期望的数据生成器和控制信号生成器。Controller通常还包括一个比较器来判断测试结果的正确与否。BIST collar不仅包含测试的多路选择器和扫描的bypass逻辑，还从你原来的设计中实例化了存储器。当你controller不使用比较器时collar中 还会包

3、含一个压缩器。Synthesis Driver Script：用来给DC做综合用的，可以在DC中将MBIT进行优化。HDL BIST/RAM Connection Model：实例化了BIST电路，并将所有的端口连接起来。HDL Testbench：实例化了connection模型，并提供激励来启动BIST电路的测试算法，在测试结束时会报告测试状态。TB_mbist_dp4096x16m.vhdmbist_dp4096x16m16_con.vhdcollarcontroller文件层次图：其中，controller和collar都包含在mbist_dp4096x16m16.vhd文件中，col

4、lar还将存储器实例化了。3外部pin的输入管脚有20个，输出管脚有5个。它们分别与controller和collar的对应关系如下：外部pin： (in) hold_l controller: (in) hold_ltest_htest_hbist_clkbist_clk rst_lrst_lAA_0 collar:(in) AA AB_0 ABDA_0 DADB_0 DBWENA_0 WENAWENB_0 WENBCLKA_0 CLKACLKB_0 CLKBOENA_0 OENAOENB_0 OENBCENA_0 CENACENB_0 CENBbp_clk_0 bp_clkTest_mod

5、e_0 Test_modescan_en_0 scan_enscan_in_0 scan_in(out) test_done controller:(out) test_done fail_h fail_h QB_0 collar:(out) QB QA_0 QA scan_out_0 scan_out4表头呢？输入输出？文件名文件的功能DP409616M16.V供应商提供给用户的verilog仿真模型，它包括了存储器的实际行为和时序信息，是不可综合的。mbist_dp4096x16m16.vhd包含了controller、collar、bypass等entity的模型文件，其中collar还

6、调用了厂商提供的verilog仿真模型和bypass。mbist_dp4096x16m16_con.vhd是controller和collar的顶层文件，该文件中只有一个entity，调用了controller和collar并把它们连接起来。TB_mbist_dp4096x16m.vhd是mbist的test_bench。mem_model_new.lib存储器的模型库文件。bistgen脚本文件，用来启来mbistarchitect。run_bgen.do脚本文件，用来生成bist电路。DP4096X16M16.v.bak工程文件，做modelsim仿真时生成的。5Modelsim工程打包（

7、见文件夹）7. Delay 不同时的modelsim图加入（1）当延迟是0.5时，结果如下：总结：当延迟为0.5时，输出没有数据，而且没有数据的地方跟时钟也没有延迟。（2）当延迟为1时结果如下：总结：如上图所示，有数据输出，输出与时钟延迟为1ns。（3）当延迟为1.5时结果如下：总结：如上图所示，有数据输出，但是延迟为1ns。（4）当延迟为2.5时结果如下：总结：如上图所示，有数据输出，但是延迟为2ns。由此可见，设置的延迟精确到ps的它都取了最大的整数延迟。8.涉及到的工具：Mentor Graphics公司下的：ModelSim vertion 10.1c(波形仿真)MBISTArchit

8、ect v8.2007_2.10（生成bist电路）9. CLK/RST 的专门描述（包含RAM 不使用CLK如何能工作的问题）CLK信号有两个：bist_clk bypass_clk其中bist_clk是在controller里存在，在测试时提供时钟信号。而bypass_clk是给bypass模块提供时钟的。RAM其实是有时钟信号的，testbench中给其加了时钟信号，而且它的时钟信号是与bist_clk同步的。RST信号：controller上有一个复位信号rst_l，是控制comtroller的。11软件安装步骤：安装步骤：1，Copy dft_2007_2_10.ixeto linu

9、x。2，Invoke the ixe. Note: If uudecode is missing, install sharutils-4.6.1-2.i386.rpm3,-D Agree4,Installation starts at current dir (it will also install doc, if it finds it under current dir).5,获得网卡地址，在自己电脑生成license.dat6,将获得的license.dat复制到软件安装目录下7，修改环境变量MGC_HOME other_mentor_install_dirMGLS_LICENSE_

10、FILE (fast license checkout, for all mentor products)8，启动软件。12MarchC算法解释：（以下测试的都是DA端口）wBackgroundUp：写操作，地址从低到高全写入全0，初始化地址空间。rwrInvBackgroundUp：读写读操作，从低地址开始，先读，因为此时没有写操作，所以读出来的数据还是之前初始化后的全0，然后将全1写入，再读，此时读出来的就是写入的全1了，然后地址依次升高，重复之前的读写读操作。rwrBackgroundUp：读写读操作，由于之前第二步操作后地址已被写入全1。从低地址开始，先读，此时为全1，再写入全0 ，再

11、读就是全0，地址依次升高，重复读写读的操作。rwrInvBackgroundDown：读写读操作，上一步操作结束后地址全被写为0。从高地址开始，先读数据，为全0，再写1，再读就是全1，地址依次降低，重复读写读的操作。rwrBackgroundDown：读写读操作，上一步操作结束后地址全被写为1。从高地址开始，先读数据，为全1，再写0，再读就是全0，地址依次降低，重复读写读的操作。rBackgroundDown：读操作，上一步操作结束后地址全被写为0。从低地址开始，读数据，读出来的数据都为全0，地址依次升高，重复此操作。当A端口测试完毕后接着测试B端口，依照以上的步骤。13Step by Ste

12、p的生成方法 （GUI， TCL）， TCL的脚本逐条解释。TCL：/home/soc/Mentor_DFT_MBist/_mentor_dft_2007/bin/mbistarchitect -bistgen /启动mbistarchitect,进入生成阶段-lib ./libs/mem_model_new.lib /加载模型库，从指定的路径中选择-logfile ./transcripts/bgen.log -replace /生成日志文件-dofile ./run_bgen.do /可执行文件的加载-nogui/启动非图形界面add memory model dp4096x16m16/加

13、载存储器模型dp4096x16m16report memory model -model dp4096x16m16/报告存储器模型add mbist algorithms 1 march2 /给1端口添加march2算法add mbist algorithms 2 march2/给2端口添加march2算法set comparator test on/确定比较器测试状态为开启set controller hold on/确定controller有一个保持位，当断言时，controller和compressor的状态就被保持住了。set controller delay 2/确定controll

14、er的延迟为2nsset scan logic dp4096x16m16 -addr 12 -data 16 -cntrl 2 -scan -control -reset /确定d4096x16m16的扫描逻辑：地址需要12个XOR门，（因为每个端口是12位地址，所以需要6个XOR门，而存储器有AA和AB两个地址端口，所以需要12个XOR门），数据需要16个XOR，控制信号需要2个XOR（OENA,WENA,CENA）,因为控制信号一共有6个，如果使用了2个XOR的话还有两根线没有接，那么这剩下的两根直接与输出接到MUX上，这样一来，输出是32位，输入有地址的12根信号，数据的16根信号，控制

15、的2根XOR信号，再加上剩下的单独两根控制信号刚好也是32位；设置扫描信号scan_in,scan_out,scan_enable;在存储器输出端添加MUX，一端接输出的数据，另一个输入接扫描单元的输出；在bypass模块的寄存器中添加reset信号。Synthesis environment synopsys/综合环境为synopsys公司的DCset vhdl description -configuration on -logic_type std_ulogic/在controller和connection文件中描述VHDL的配置，并且它的逻辑类型为std_ulogic。setup comparator failflag multifail/设置比较器的失败标志，每一次的比较结果不匹配都为失败而输出setup controller clock -positive /设置控制器的时钟为上升沿有效setup controller reset asynchronous/设置控制器的复位为异步setup full_speed