计算机组成原理实验报告八位补码加减法器的设计与实现文档格式.docx

1、2设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。3利用仿真波形，测试数据通路的正确性。设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。（1）在输入数据IN7IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7BUS0上的值与IN0IN7端输入的数据是否一致。（2）给DR1存入55H，检查数据是否存入，请说明检查方法。（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是

2、否正确，请说明检查方法。（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。（2）实验完毕，写出实验报告，内容如下：1实验目的。2实验电路图。3按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一张表，并可用文字对有关内容进行说明。序号nsw-busnR0-BUSLDR0LDR1LDR2mnalu-busIN7IN0BUS7BUS0仿真波形及仿真结果的分析方法、分析过程和分析结果。实验体会

3、与小结。四、实验预习内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA），如表1：表1-一位全加器（FA）电路的输入输出信号说明信号名称说明输入信号Ai加数BiCi低位输入的进位输出信号Si和Cj运算产生的进位然后以此基础上实现八位补码加/减法器的设计，考虑到实现所需既可以实现加法又可以实现减法，所以使用了一个M输入来进行方式控制加减。2. 实验电路原理图 实验参考电路如下图所示，下图（a）是1位全加器的电路原理图，图（b）是由1位全加器采用行波进位方法设计的多位补码加/减法运算器。图1-多位补码加/减法运算器原理图图2-8位运算器通路原理图3. 实验电路功能说明表

4、2-一位全加器（FA）功能表输入输出1表3-M与Bi异或关系原理图MM异或Bi当M为0时，Bi与M值无关，当M为1时，Bi取反。也就是当M为0时，执行加法运算，反之进行减法运算。FA实现Ai与（Bi异或M）的加法运算，再加上Ci输出Si表4-图4功能端口解析接口解析A7.08位信号输入（加/被减数）B7.08位信号输入（加/减数）控制信号（0加，1减）S7.0输出8位计算结果OVER溢出信号（0不溢出，1溢出）表5-图3功能端口解析IN7.08位信号输入控制输入信号（0有效，1无效）时钟信号，上升沿有效BUS7.08位信号输出注：1.74244b的AGN和BGN接口与74374b的OEN接口都

5、是低电平有效，nsw-bus，nalu-bus和nR0-BUS控制器件的输入，当输入0时，输入有效，否则无效2.74273b的CLK接口为上升沿有效，当LDR的时钟处于上升沿，即0-1变化时，输入有效4. 器件的选型本实验用到以下基本逻辑器件：异或门，一位加法器FA，7486等表6-一位全加器（FA）电路所用主要器件清单名称AND2二输入与门XOR2异或门OR2或门INPUT信号输入端子OUTPUT信号输出端子表7-8位补码加/减法运算器器件清单二输入异或门FA一位加法器（自选器件）表8-8位运算器通路电路8位补码加/减法运算器计算元件（自选器件）74273b数据缓存元件74244b5. 实验

6、方法与实验步骤等本实验利用EDA工具软件（Quartus II 2.0或以上版本）完成，实验分为：原理图的录入与编辑、仿真波形的设计及仿真结果的分析这3个步骤。具体为：（1）原理图的录入与编译在EDA工具软件（Quartus II 2.0或以上版本）中，采用原理图的录入的方法，绘制电路原理图。绘制完成存盘后进行编译。编译通过后，可以进行步骤（2）的操作。如果编译不通过，则检查原理图，改正错误后，重新存盘并编译。这一过程重复进行，直至原理图编译通过。（2）仿真波形的设计根据电路的功能，设定输入信号的初值后，利用EDA工具软件（Quartus II 2.0或以上版本）的波形仿真功能，验证电路的正确

7、性。根据8位补码加/减法运算器的功能要求，选定8组输入信号的初值，如下表所示：表9-一位全加器（FA）电路仿真波形输入信号初值2345678表10-8位补码加/减法运算器仿真波形输入信号初值A（十进制）B（十进制）M（01信号）S（二进制）溢出200001010040001111008001100100120100011001000000000500010100001000110110（3）仿真结果的分析在EDA工具软件（Quartus II 2.0或以上版本）中，新建仿真波形文件，按表所示的输入信号的初值进行设定后，进行仿真。阅读仿真波形，对照电路功能，进行分析并给出结论。五、实验电路图根据

8、电路原理图，实验时在Quartus II 2.0环境里绘制的实验电路如下图所示。图3-一位全加器（FA）图4-8位补码加/减法运算器图5-8位运算器通路电路六、仿真调试的过程、仿真结果的分析和仿真测试的结论在Quartus II 2.0中新建仿真波形文件，如下图6示。图6-一位全加器（FA）仿真结果分析图所示的仿真波形，可得到下表所示的实验结果。表11-一位全加器（FA）电路仿真实验结果周期时间0-800ns800ns-1.6s1.6s -2.42.4s -3.23.2s -4.04.0s -4.84.8s -5.65.6s -6.4将表9与表11相对照，可知一位全加器FA正确。在Quartu

9、s II 2.0中新建仿真波形文件，如下图7所示。图7-8位补码加/减法运算器仿真结果分析图所示的仿真波形，可得到下表所示的实验结果表12-八位补码加/减法器电路仿真实验结果ABS05ns510ns1015ns1520ns2025ns2530ns3035ns3540ns00000100表记录的实验结果与上面计算数据中要求的值一致。经分析比较可知，本次实验设计的电路实现了八位补码加/减法器的功能。8位运算器通路电路（1）首先对建立好的通路进行仿真波形图测试，测试结果如图8所示。并检查数据是否一致图8-8位运算器通路电路仿真结果检查图8，可知输入IN与输出BUS一致，数据一致检查方法：在DR1中存入55H，同时在DR2中存入00H，检测总线输出的数即为存入的数据，波形图如下图9：图9表13-时序关系图nsw-busnR0-ControlNalu-BusIN7.0BUS上升沿55H00HZZH