基于VHDL的自动打铃设计毕业设计 精品文档格式.docx

1、1.2 FPGA/CPLD简介 （4）1.3 Quartus II的简介 （5）第2章 设计整体概述 （6）2.1 设计方案 （6）2.2 设计原理图 （6）2.3 设计流程图 （7）第3章 各模块设计分析 （8）3.1 计数器模块 （8）3.1.1 秒和分计数器模块 （8）3.1.2 时计数器模块 （10）3.2 计时校时模块 （12）3.3 打铃功能模块 （13）3.4 顶层设计及原理图 （16）第4章 引脚设定与下载验证 （19）4.1 引脚设定 （19）4.2 下载验证 （21）总结 （22）参考文献 （23）致谢 （24）附录 芯片引脚对照表 （25）摘要随着EDA 技术的发展和应用

2、领域的扩大与深入，EDA 技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。EDA 技术就是以计算机为工具，设计者在EDA软件平台上，对以硬件描述语言HDL（Hardware Description language）为系统逻辑描述手段完成的设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本设计是基于VHDL语言的自动打铃系统。在论文中，介绍了基于VHDL语言自动打铃系统的思路，整个系统需包含秒计时模块、分计时模块、时计时模块、校时模块、打铃模块。在Quartus II 开发环境中编译和

3、仿真所设计的程序，并逐一调试验证程序的运行状况。仿真和验证的结果表明，该设计方法切实可行，该打铃系统可以实现调时定时打铃功能，具有一定的实际应用性。 关键字：EDA、VHDL、打铃、Quartus IIAbstract With the development of EDA technology and the expansion of application, the function of EDA technology in the field of electronic information communication, automatic control and computer a

4、pplication, is becoming more and more important. EDA technology use computer as a tool. However, designers only need to use the hardware description language HDL to describe the system on the EDA software platform. Then computer automatically finishes partition, synthesis, optimization, simulation a

5、nd other function until the electronic circuit system achieves the stated performance. This design is based on the VHDL hardware description language to project a system. I introduce ideas of the bell system in this design. All of the design includes second timer module, minute timer module, hour ti

6、mer module, module to adjust time and module to ring the bell according to the require of design. I complete the description of different modules with VHDL language in the Quartus II development environment, and debug one by one to check the operational status of the verification process. Simulation

7、 results show that the design method is feasible, and the bell system can be put into practical applications. Keywords: EDA, VHDL, rang the bell, the Quartus II绪论本次毕业设计是基于VHDL的自动打铃系统，而自动打铃就是像现在的学校一样在规定的时间段铃声响起，用以作为每节课的作休时间。而自动打铃系统可以像现在的闹钟功能类似，起到提醒的作用，从早上8点开始计时，每隔一个小时铃声响一次，每次铃声持续响30秒，一直到下午5点都是每隔一个小时响

8、一次铃声，下午5点以后铃声即使一个小时计时到了铃声也不再响了。为了高效率的验证设计的结果另外还需要增加一个校时模块，可以用两个指示灯的亮、灭的状态来区分两个按键的工作状态。增加的两个按键，一个是调分按键，一个是调时按键。开始时按下按键K1时，此时指示灯LED1变亮，指示灯LED提示系统正处于调分的状态，想调至几分时直接按K2按键下N就是想要的N分。再次按K1键一下后，指示灯LED2处于常亮状态，即系统处于调时状态，想要7点即按K2键7下即可。调完时和分的状态后再按K1键一下系统才会处于正常的计时状态，系统处于正常计时时LED1、LED2全都不亮。在整个设计中，首先先做一个顶层模块，以top命名

9、，然后再将各个模块在顶层模块中做好后再生成各模块的元器件，最后在top模块中将各个元器件按功能要求连接好后连进行编译看，是能否通过。通过编译后再按照附录表查询对各个引脚进行设定，引脚设定完后再对顶层文件进行编译，通过编译后再进行波形仿真，如果时序仿真与功能仿真的波形都正确后再到试验箱上下载验证，验证铃声是否在规定时间内响起。第1章 基本概念简介1.1 VHDL简介VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写,意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计,它有独特的作用。它的硬件描述

10、能力强,能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可以当作文件一样来存储。随着现代技术的发展,这种语言的效益与作用日益明显,每年均能够以超过30%的速度快速成长。VHDL是美国电气和电子工程师协会制定的标准硬件描述语言（IEEE标准1076），它可用于数字电路与系统的描述、仿真和自动设计。另外VHDL作为IEEE标准的硬件描述语言，经过十几年的发展、应用和完善，以其强大的系统描述能力，规范的程序设计结构，灵活的语言表达风格和多层次的仿真测试手段，受到业界的普遍认同和推广，成为现代EDA领域的首选硬件设计语言，而且各

11、大EDA公司推出的EDA工具软件全部支持VHDL。并且随着EDA技术和VHDL的广泛应用，各高等院校也纷纷开设了VHDL电路设计课程，且要求某些专业的本科生、研究生必须掌握用VHDL进行电路系统设计的方法。VHDL已经成为高等教育中电类专业知识结构的重要组成部分。学习者可以用EDA工具软件编辑VHDL文件，使用仿真工具仿真所设计的电路系统，并学会使用综合语句以及下载工具，最终达到能够独立设计硬件电路系统的目的。1.2 FPGA/CPLD简介FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步

12、发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的,既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念,内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点包括：首先它采用FPGA设计ASIC电路,用户不需要投片生产,就能得到合用的芯片。其次，FPGA可做其它全定制或半定制ASIC电路的中试样片，FPGA内部有丰富的触发器

13、和IO引脚，而且FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。最重要的是FPGA采用高速CHMOS工艺,功耗低,可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。随着电子设计自动化（EDA）技术的发展,利用计算机辅助设计和用高密度可编程逻辑器件实现数字系统已经成为发展趋势。本次毕业设计就利用VHDL 语言的强大的电路描述和建模能力设计基于FPGA的电子时钟，可以提高利用计算机辅助设计和用高密度可编程逻辑器件实现数字系统的能力。1.3 Quartus II的简介 Quartus II 是Altera公司继Max+plu

14、s II之后开发的一种针对其公司生产的系列CPLD/PGFA器件的综合性开发软件，它的版本不断升级，从4.0版到10.0版， Quartus II 的优软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。该软件具有开放性、与结构无关、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多种设计输入形式。内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linu

15、x以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，还提供了完善的用户图形界面设计方式，具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘积项器件，支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。还支持IP核，包含了LPM/MegaFunction宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统。它还支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 此外Quartus II对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 Altera的Quartus II可编程逻辑软件