基于VHDL语言实现数字电子钟设计Word文档格式.docx

1、数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成假设干功能模块, 从而进展设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA课程设计指导书，现有以下方案：1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码输出口，扫描用于显示的六个数码管的输出口。2.底层文件分为：1 时

2、间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。2 显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。3报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。4采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比拟适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描

3、,LED数码管价格适中,对于显示数字最适宜,但无法显示图形文字，在显示星期是也只能用数字表示，而且采用动态扫描法与单片机连接时,在编程时比拟复杂。所以也不采用了LED数码管作为显示。采用LCD液晶显示屏,液晶显示屏的显示功能强大,可显示文字,图形,显示多样,清晰可见,所以在此设计中采用LCD液晶显示屏。四实验原理：1.实验主控系统原理图 ： 2.模块设计原理图：以上为方案原理图，秒计数、分计数模块为60计数，计满后分别产生分脉冲、时脉 ，用于分计数、时计数。各计数器同时将计数值送报时模块和送数及六选一选择器模块。送数及六选一选择器模块依次将秒分时数送往译码模块译码，同时产生扫描信号用于数码管扫

4、描显示。整点报警在整点时刻将秒脉冲信号送扬声器声音报警。1秒计数模块：Second模块为秒计数模块。Clk作为秒脉冲，reset复位，setmin用于调整分钟，接按键，enmin是当秒计数记到59后产生分脉冲，秒计数重新从0开场计数。Daout为秒计数。2分计数模块：分计数为分计数模块。Clk作为分脉冲，接second模块的enmin,reset用于复位，sethour用于调整小时，接按键，enhour是当分计数记到59后产生时脉冲，分计数重新从0开场计数。Daout为分计数。3时计数模块：时计数为时计数模块，clk为时脉冲，接minute模块的enhour，reset复位，daout为时计数

5、。五硬件要求：在同一EPLD芯片EPF10K10上集成了如下电路模块： 1时钟计数：秒60进制BCD码计数；分60进制BCDD码计数；时24进制BCDD码计数；同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。2具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。编码和扫描可参照“实验四。3扬生器在整点时有报时驱动信号产生。六实验源程序及流程图:1.实验源程序VHDLlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.

6、all;-entity daclk is port（ Clk : in std_logic; -时钟输入Rst : -复位输入S1,S2: -时间调节输入SPK : out std_logic; -扬声器输出Display : out std_logic_vector（7 downto 0）; -八段码管显示输出SEG_SEL : buffer std_logic_vector（2 downto 0） ; -八段码管扫描驱动 lam :out std_logic_vector（2 downto 0）;end daclk;-architecture behave of daclk is sign

7、al Disp_Temp : integer range 0 to 15; signal Disp_Decode : std_logic_vector（7 downto 0）; signal SEC1,SEC10 : integer range 0 to 9; signal MIN1,MIN10 : signal HOUR1,HOUR10 : signal Clk_Count1 : std_logic_vector（13 downto 0）; signal Clk1Hz : std_logic; signal Music_Count : std_logic_vector（2 downto 0）

8、; signal count : std_logic_vector（1 downto 0）; signal lamp :std_logic_vector（2 downto 0）; begin process（Clk） -产生1Hz 时钟的分频计数器 if（Clkevent and Clk=1） then if（Clk_Count110000） then Clk_Count1=Clk_Count1+1; else =001; end if; end process; Clk1Hz=Clk_Count1（13）; process（Clk1Hz,Rst） if（Rst=0） then -系统复位 S

9、EC1=0; SEC10MIN1MIN10HOUR1HOUR10elsif（Clk1Hzevent and Clk1Hz=if（S1=） then -调节小时if（HOUR1=9） then =HOUR10+1;elsif（HOUR10=2 and HOUR1=3） then else =HOUR1+1;end if;elsif（S2=） then -调节分钟if（MIN1=9） then if（MIN10=5） then =MIN10+1;=MIN1+1;elsif（SEC1=9） then SEC1if（SEC10=5） then SEC10=SEC10+1;=SEC1+1;end pro

10、cess;process（Clk）-整点报时begin if（ClkMusic_Count=Music_Count+1;if（MIN10=5 and MIN1=9 and SEC10=5） then if（SEC1 MOD 2）=0） then SPK=Music_Count（2）;=elsif（MIN10=0 and MIN1=0 and SEC10=0 and SEC1=0） then =Music_Count（1）;process（clk1Hz） -LED灯beginlam=lamp; if （rising_edge（clk1Hz）then count = count + 1;if （count = 10） thenif （count =00lamp ;elsif （count = 01lampDisp_Tem