异步FIFO的设计与实现Word格式文档下载.docx

1、现场可编程门阵列（FPGA ） 亚稳态 空/满标志产 高速FIFOABSTRACTWith the increasing of digital system size, a single clock domain design will greatly limit the digital system performance. To enhance the performance of modern digital systems, multiple clock domain design is conventionally adopted. While being transmitted,

2、Cross-clock domain signals will come across the phenomenon of metastability, hence it will be a major concern for the multi -clock domain system designers to probe how to maintain the system stability and to have data transmission conducted smoothly. As to the bus system data transmission in the sys

3、tem where the two data interface clocks dont match, one of super and effective solutions is to use asynchronous FIFO buffer memory. How To solve the key and difficult issue that metastability and how to generate empty and full flag correctly in asynchronous FIFO design. Traditional FIFO design often

4、 synchronizes write/read address first, then compares them to generate empty/full signals or empty / full flag first compare the read and write pointer, and then synchronized to the clock domain, This design takes on too much area and can only work at a low frequency，this will allow the signaling pa

5、thways of these two modules delay caused by constraints of the operating frequency of the entire module. A new method of asynchronous FIFO is proposed to overcome these problems， omit the full signal generator module and redundant memory bit depth to simplify the conventional FIFO module, leaving on

6、ly the empty signal generation module，avoid the use of a large number of synchronization registers, reducing the area of space. FPGA verification results show that the asynchronous FIFO improved performance has been significantly improved.Keywords: Field Programmable Gate Array （FPGA）; Metastable; M

7、mpty / Full Flag production; High-speed FIFOII目 录摘 要IABSTRACTII第一章绪 论11.1研究背景和意义11.2研究现状11.3本文的主要工作31.4论文结构3第二章 跨时钟域设计的挑战与实现方法42.1跨时钟域设计的挑战42.1.1亚稳态问题42.1.2亚稳态产生的原因52.1.3亚稳态的危害52.2 跨时钟域的实现方法62.2.1同步器62.2.2握手机制9第三章 开发环境113.1硬件平台113.2软件平台11第四章 异步FIFO的设计与实现134.1异步FIFO134.1.1异步FIFO工作原理134.1.2异步FIFO设计的难点

8、144.2常见异步 FIFO 的设计164.2.1 读写地址产生逻辑184.2.2空/满标志的产生及代码的实现194.3.3改进的异步 FIFO 设计方法分析224.4高速异步FIFO的设计与实现234.4.1常见FIFO模块分析234.4.2高速异步FIFO 设计25第五章 结 论28第六章 参考文献29致 谢30附 录 高速异步FIFO设计仿真分析31附1. 设计工作流程31附.1.1 设计输入31附.1.2 设计编译35附.1.3 设计仿真3738第一章 绪 论1.1研究背景和意义作为21 世纪最重要的科学领域之一，超级计算机是体现科技竞争力和综合国力的重要标志。各大国均把它作为国家科技

9、创新的重要基础设施，投入了巨资进行研制和开发。随着科学技术的进步，我国的超级计算机取得了高速的发展，2010 年11 月14 日，国际TOP500 组织在网站上公布了最新全球超级计算机前500 强排行榜，中国首台千万亿次超级计算机系统“天河一号”高居榜首。高性能微处理器是超级计算机的核心，高性能微处理器目前都采用多核的结构，多核处理器是指在一个芯片内集成多个处理核心而构成的处理器，所谓“核心”，通常指包含指令部件、算术、逻辑部件、寄存器堆和一级或者二级缓存的处理单元。现代数字系统的设计多采用全局异步，局部同步的设计方式，核心部件采用高频设计为了提升性能，为了尽快地上市常常采用SoC 的设计，集

10、成成熟的IP，在同一芯片有多个时钟域。在数字系统设计中，数据在不同模块或系统间传输，而现代数字系统内部采用多时钟域设计，导致数据进行跨时钟域传输。由于各系统数据总线上的传输速度不同而造成系统接口界面处出现数据输入和输出速度不同，就会发生数据传输速率不匹配的问题，这会让传输的数据产生错误或者丢失，降低数据传输的可靠性，同时也会因为对数据的复写、丢弃而降低数据传输速率，因此需要在各系统接口界面处设计专用的电路来实现数据的高速高效传输。为了提高电路整体性能，设计者对数据传输率、数据吞吐量以及系统各部分接口之间不同数据传输速率以及带宽的匹配有越来越高的要求，所以研究数据如何在异步时钟域稳定和快速地传输

11、，具有非常重要的现实意义。1.2研究现状随着数字系统规模的不断扩大，跨时钟域信号的同步器设计以及相应的验证技术，越来越被关注。目前的VLSI 设计进入到SoC 时代，一个SoC 系统中一般含有多个时钟域，如何在这些不同时钟域之间进行稳定、可靠地传输成为设计人员所面临的一个挑战性的问题。国内外研究人员提出了异步握手、异步包装以及异步FIFO 等多种解决方案。实践证明，采用异步FIFO 进行跨时钟域传输是非常有效、可靠的方法，在实际芯片设计中得到了广泛的应用。Clifford E.Cummings 在文献1中提出了一种基于Gray 码的异步FIFO 接口技术。同步多个异步输入信号出现亚稳态的概率远

12、远大于同步一个异步信号的概率，解决这一问题的有效方法是采用格雷码。格雷码是一种在相邻计数数值之间只有一位发生变化的编码方式，读写指针采用格雷码的编码方式，就可以尽可能地消除触发器产生亚稳态问题。William J Dally 和John W Poulton 在文献2中提出一个表示关于任意两次故障出现的间隔时间期望的平均无故障时间MTBF，一个系统亚稳态的MTBF 是与系统频率、器件速度之间的指数函数。同步器去采样输入的异步数据，当在第一级的时序器件出现亚稳态的问题时，其输出会出现一种不稳定的中间值，并且这个时间受多种因素影响。当第二个时序器件的采样窗口到来的时候，在第二级输入端口上的电平仍然处

13、在可以使第二级出现亚稳态的电平范围内的概率会变得很小，由计算公式表明，对于大多数的应用问题，两级锁存器同步失效的概率很小足以消除可能出现的亚稳态情况。Vijay A. Nebhrajani 在文献3中提出关于异步FIFO 的五种结构，分别从单时钟结构，双时钟三种结构和脉冲模式的FIFO 的结构进行了阐述。着重介绍了怎样设计异步FIFO，主要讨论了异步FIFO 空满标志的产生方法。美国研究人员Tiberiu Chelcea，Steven M. Nowick，Xin Wang， Tapani Ahonen，Jari Numi 在文献4,5中用写/读令牌环代替写/读指针，简化了“满”/“空”状态的检测，节省了编码转换逻辑以及同步器的延迟和面积开销，但是为了防止写/读溢出及死锁，又引入了额外的控制逻辑，并且仍然存在可用空间的浪费。日本研究人员Jeong-Gun Lee，Suk-Jin Kim，Kiseon Kim 在文献6结合握手协议和行波流水技术实现了一种异步FIFO，降低了延迟和功耗，但其纯异步电路实现方式增大了设计的复杂度和应用的难度。受国外研究热潮的影响，近些年来，国内一些院校和科研单位也开始对异步FIFO 展开研究，主要研究有：中国科学院微电子研究所的博士生导师袁国顺和张英武博士等人，共同设计实现