EDA技术与VHDL实验教案.docx

1、EDA技术与VHDL实验教案EDA技术实验教案实验一1位全加器VHDL文本输入设计一、实验目的1、熟悉Quartus II软件的基本使用方法。2、熟悉EDA实验开发系统的基本使用方法。3、了解VHDL文本输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用EDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC1444或EP1K30TC1443）进行系统仿真、硬件验证。设计1位二进制全加器时要求先设计一个或门和一个1位二进制半加器，再由或门和1位二进制半加器构成1位二进制全加器。三、实验条件1、开发条件：Quartus II2、实验设备： EDA实验开发系统、电脑3、拟用芯

2、片：EPF10K20TC1444或EP1K30TC1443四、实验设计-或门逻辑描述（or2a.vhd） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one;-半加器描述（h_adder.vhd）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164

3、.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b) ; co ain, b=bin, co=d, so=e); u2 : h_adder PORT MAP(a=e, b=cin, co=f, so=sum); u3 : or2a PORT MAP(a=d, b=f, c=cout); END ARCHITECTURE fd1 ;或门仿真波

4、形半加器仿真波形全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain键1PIO08bin键2PIO19cin键3PIO210sum二极管D1PIO820cout二极管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111实验二有时钟使能的两位十进制计数器VHDL文本输入设计一、实验目的1、熟悉Quartus II软件的基本使用方法。2、熟悉EDA实验开发系统的基本使用方法。3、学习时序电路的设计、仿真和硬件测试，

5、进一步熟悉VHDL设计技术。二、实验内容设计并调试好一个有时钟使能的两位十进制计数器，并用EDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC1444或EP1K30TC1443）进行系统仿真、硬件验证。设计有时钟使能的两位十进制计数器时要求先设计一个或门和一个十进制计数器，再由十进制计数器构成两位十进制计数器。三、实验条件1、开发条件：Quartus II2、实验设备： EDA实验开发系统、电脑3、拟用芯片：EPF10K20TC1444或EP1K30TC1443四、实验设计-十进制计数器(cnt10.vhd)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

6、ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 IS PORT (clk : IN STD_LOGIC; clr : IN STD_LOGIC; enb : IN STD_LOGIC; outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout : OUT STD_LOGIC); END cnt10;ARCHITECTURE behav OF cnt10 ISBEGIN PROCESS(clk, clr, enb) VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGI

7、N IF clr = 1 THEN cqi := 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF enb = 1 THEN IF cqi1001 THEN cqi := cqi + 1; ELSE cqi := 0000; END IF; END IF; END IF; outy = cqi ; coutclkin, clr=clrin, enb=enbin, outy=outlow, cout=a); u2 : cnt10 PORT MAP(clk=a, clr=clrin, enb=enbin, outy=outhigh, cout=coutout);EN

8、D ARCHITECTURE one;十进制计数器仿真波形两位十进制计数器仿真波形两位十进制计数器管脚锁定实验模式：NO：5设计实体I/O标识I/O来源/去向信号名芯片管脚序号enbin键1PIO08clrin键2PIO19clkinCLOCK0CLOCK054coutout二极管D1PIO820outlow3.0数码管1PIO16PIO193033outhigh3.0数码管2PIO20PIO233639实验三 7段数码显示译码器设计 一、实验目的：1、学习7段数码显示译码器设计；2、学习VHDL的多层次设计方法。二、实验原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的

9、器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。但为了简化过程，首先完成7段BCD码译码器的设计。例如输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。图 共阴数码管及其电路三、实验内容1、编程实现7段数码显示译码器设计；2、对7段数码显示译码器设计进行编辑、仿真，给出其所有信号的时序仿真波形；参考程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 0000111 ; WHEN 1000