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1、fpga实习报告fpga实习报告篇一：FPGA实训报告硬件系统设计 功能要求利用所给器件：一个8位拨码开关（见图1-1），排针401，芯片DAC08321, 芯片LM3581，一个电位器构成硬件电路，实现与FPGA相连，输出正弦波，三角波，锯齿波，方波。（图1-1） FPGA硬件系统组成（见图1-2） （图1-2） FPGA框架结构由三部分组成：可编程输入/输出模块I/OB (I/O Block) I/OB：位于芯片内部四周，主要由逻辑门、触发器和控制单元组成。在内部逻辑阵列与外部芯片封装引脚之间提供一个可编程接口。可配置逻辑模块CLB (Configurable Logic Block)CL

2、B：是FPGA 的核心阵列，用于 构造用户指定的逻辑功能，不同生产厂商的FPGA器件其不同之处主要在核心阵列。每个CLB主要由查找表LUT（Look Up Table）、触发器、数据选择器和控制单元组成。 可编程内部连线PI (Programmable Interconnect) PI：位于CLB之间，用于传递信息。编程后形成连线络，提供CLB之间、CLB与I/OB之间的连线。 FPGA最小系统简介（见图1-3） （图1-3） FPGA最小系统板（见图1-4） （图1-4） 下载接口Alter提供常用的编程连接电缆有4种： （1）Byte Blaster配置电缆 （2）Byte Blaster

3、 MV配置电缆（3）Master Blaster/USB配置电缆（USB Blaster） （4）Bit Blaster配置电缆 串口连接时编程电缆选择：可以选择Bit Blaster或Master Blaster配置电缆； 并口连接时编程电缆选择：可以选择Byte Blaster或Byte Blaster MV配置电缆； USB连接时编程电缆选择：选择Master Blaster配置电缆。 Byte Blaster MV配置：下载电缆通过PC机并口将编程数据配置到FPGA中，与PC机并口相连的是25针插头，与PCB板相连的是10针插头。提供APS方式和JTAG方式两种下载方式，APS方式用于

4、Cyclone、APEX、APEX20K、APE X l K、Mercury、Excalibur、FLEXl0K、FLEX8000和FLEX6000等器件的配置；JTAG方式用于编程或配置含有JTAG接口的芯片。 本次实验验选择APS口（如图1-5） （图1-5） FPGA外围电路设计 拨码开关电路设计（如图1-6）（图1-6）共有8个开关，K1，K2控制波形（正弦波，三角波，锯齿波，方波），K3K8控制频率变换。本实验中开关一端与FPGA相连，另一端与电源相连，但是这样做不安全，会影响FPGA，因而在开关与电源之间接一个电阻，实验中用了一个330*8的排阻，电源脚（1）接+。每个开关流过电流

5、为 330=10mA 。 DAC0832电路设计 DAC0832芯片简介DAC0832是采用CMOS/Si-Cr工艺实现的8位D/A转换器，转换周期为1s。 该芯片包含8位输入寄存器、8位DAC寄存器、8位D/A转换器。DAC0832中有两级锁存器，第一级即输入寄存器，第二级即DAC寄存器，可以工作在双缓冲方式下。 DAC0832芯片框图与引脚图（如图1-7） （图1-7） 引脚特性：D0：8位数据输入端：输入寄存器锁存允许信号#：芯片选择信号#：输入寄存器写信号 #：数据传送信号 #：DAC寄存器写信号 ：基准电压，-10V+10V ：反馈信号输入端 :电流输出1端 :电流输出2端 ：电源

6、：模拟地 ：数字地 DAC0832的三种工作方式 （如图1-8） 双缓冲 单缓冲 直通 （图1-8）本实验DAC0832的工作方式为直通。 FPGA与DAC0832接口电路原理图（如图1-9）篇二：FPGA实训报告2 目 录 1 绪 论. 1 前言 . 1选题背景与意义 . 2设计要求 . 2此次设计研究的主要内容应解决问题 . 3 开发工具简介. 3 EDA技术 . 3硬件描述语言Verilog HDL . 3 Verilog HDL 的设计流程. 4 FPGA特点 . 42 程序框图. 5系统总体框图和原理 . 5系统实现功能 . 53 程序分析. 6各个变量的定义 . 6分频模块 . 6

7、倒计时模块 . 9抢答模块 . 94 电路各引脚的分配. 9数码显示部分 . 10按键的分配 . 115 程序的调试. 11各个模块（部分）的调试 . 11整体的调试 . 11遇到的问题及解决方案 . 116 结论. 12谢 辞. 13参考文献. 14附录. 151 绪 论 前言硬件描述语言 Hardware Description Language 是硬件设计人员和电子设计自动化 EDA 工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用 Verilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路

8、结构上可以实现的数字逻辑表 Netlist，根据型仿真验证无误后用于制造ASIC芯片或写入 EPLD 和 FPGA 器件中。Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆

9、续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995 。Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与A

10、SIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。 选题背景与意义EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到