ZPWA型无绝缘轨道电路原理说明复习过程文档格式.docx

1、该系统“电气电气”和“电气机械”两种绝缘节结构电气性能相同。2电路工作原理及冗余设计21 发送器211 用途ZPW-2000A型无绝缘移频轨道电路发送器在区间适用于非电码化和电码化区段18信息无绝缘移频自动闭塞，供自动闭塞、机车信号和超速防护使用。在车站可适用于非电码化和电码化区段站内移频电码化发送，并可作站内移频轨道电路使用。212 原理框图及电路原理简要说明同一载频编码条件，低频编码条件源，以反码形式分别送入两套微处理器CPU中，其中CPU1产生包括低频控制信号Fc的移频信号。移频键控信号FSK分别送至CPU1、CPU2进行频率检测。检测结果符合规定后，即产生控制输出信号，经“控制与门”使

2、“FSK”信号送至滤波环节，实现方波正弦波变换。功放输出的FSK信号送至两CPU进行功出电压检测。两CPU对FSK信号的低频、载频和幅度特征检测符合要求后发送报警继电器励磁，并使经过功放的FSK信号输出。当发送输出端短路时，经检测使“控制与门”有10S的关闭（装死或休眠保护）。（2）微处理器、可编程逻辑器件及作用1、采用双CPU、双软件、双套检测电路、闭环检查。2、CPU采用80C196，由它构成移频发生器，控制产生移频信号，它还担负着输出信号检测等功能。 3、FPGA可编程逻辑器件，由它构成移频发生器，并行I/O扩展接口频率计数器等。（3）低频和载频编码条件的读取1、低频编码条件读取采用24

3、V电源构成一个功率型、防干扰、有“故障安全”保证的电路。为了实现动态检测，并用光电耦合器实现隔离。如图所示为18路低频编码条件读取电路的一路，当CPU准备读取低频编码条件，先送一低电平到B，使光耦2导通。如果这时编码条件处于接通状态，光耦1应导通。A处于低电平状态。如果编码条件未接通，光耦1截止，A处于高电平状态。根据A端的电平，就可以判断出低频编码条件是否接通。在低频编码条件读取电路中，光耦1起到了关键作用。如果光耦1被击穿，接可能导致编码条件读取错误，影响安全。因此，为了保证低频编码条件读取电路的故障安全，在电路设计中增加了光耦2电路环节。在读取CPU编码条件时，送一低电平到B，在检测光耦

4、1的好坏时，送一高电平到B，使光耦截止，切断编码条件读取电路，若此时光耦1正常，A应为高电位，若光耦1故障，A处就为低电位。这样，CPU就可以判断出编码条件读取电路是否故障。如果光耦2本身故障，CPU也会检测到并报警，这里不再分析。2、载频编码条件读取载频编码条件读取，与低频编码条件的读取相类同。（4）稳步信号产生低频、载频编码条件通过并行I/O接口传到两个CPU后，首先判断该条件是否有，且仅有一路。满足条件后，CPU1通过查表得到该编码条件所对应的上下边频数值，控制移频发生器，产生相应FSK信号。并由CPU1进行自检。由CPU2进行互检，条件不满足，将由两个CPU构成故障报警。1、经检测后，

5、CPU各产生一个控制信号、经过“控制与门”，将FSK信号送至方波正弦波变换器。2、方波正弦波变换器：该变换器是由可编程低频滤波器260集成芯片构成。（5）功率放大器1、简化电路从故障安全及提高功出电压稳定性考虑，功率放大器采用射极输出器，其简化电路见下图3-3。FSK信号经过B5输出至共集电极乙类推挽放大器V12、V16分别对输入信号正负半波进行放大。2实际电路构成在电路设计中，考虑了以下情况：鉴于输出功率圈套，直接由B5通过功率管B6有较大的功率输出，啬了前级电路负荷。为此，在构成功率放大过程中，V30（V18）选用达林顿大功率三极管。并由V52、V29与V30（V20、V19与V18）、构

6、成多级复合放大。这样，大大减轻了前级的负荷。二极管V27（V15）用于V26（V17）的eb结温度补偿。二极管V24（V21）用于V25（V20）保护。V26（V17）也构成过电流防护。当V25（V20）IC过高，V26（V17）将导通，构成对后级的“钳位”控制。为了解决eb死区所构成的交越失真，由R55和二极管V23、V22给定的的偏压，使得V25（V20）的eb结处于放大区和死区的交界点处。（6）安全与门电路对数字电路来讲，当发生故障时，一般表现出固定的高电平1或 固定的低电平0，为此，我们把动态方波信号作为正常工作信号，两路CPU正常工作时分别产生各自的方波信号，通过安全与门，产生一个直

7、流信号，发送报警继电器FBJ，如果任何一路方 波信号没有，应不会产生直流信号，发送报警继电器将落下，切断移频信号的输出。当有方波1时，光耦1处于开关状态，回路中的电流处于交变状态，变压器隔离以及整流滤波，产生一个独立的直流电源电压信号，此外，如果方波2存在，那么，光耦2也处于开关状态，使三极管处于开关状态，通过三极管的放大、变压器的隔离及整流滤波，产生一个直流信号，驱动发送报警继电器。 通过分析可以看出，任何一路方波信号不存在时FBJ都将落下。（7）软件设计1、设计要求 软件设计进行精确的需求分析和正确的软件设计。 软件在投入正式运营之前，进行全面、系统的测试，和第三者审核，确保没有错误。 软

8、件设计结构模块化。2、软件故障安全的考虑 采用双锁逻辑，程序进入死循环或停止运行后，保证WDT进行复位。 系统检测失效，严格导向安全侧。 通过读写测试，保证RAM的正确性。 通过校验码测试，保证ROM的正确性。 保证系统中断执行过程的完整性。图2-6发送器外连接示意图表2-1区间发送器端子代号及用途表序号代号用途1D地线2+24-1+24V电源外引入线3+24-2载频编码用+24V电源（+1FS除外）4024-1024电源外引入线5024-2备用617001700Hz载频选择720002000Hz载频选择823002300Hz载频选择926002600Hz载频选择10-11型载频选择11-22

9、型载频选择12F1F1810.3Hz29Hz低频编码选择线1315、9、11、12功放输出电平调整端子14S1、S2功放输出端子15T1、T2测试端子16FBJ-1FBJ-2外接FBJ（发送报警继电器端子）图2-7发送器“n+1”冗余系统原理接线图22 接收器221 用途用于对主轨道电路移频信号的解调，并配合与送电端相连接调谐区短小轨道电路的检查条件，动作轨道继电器。另外，还实现对与受电端相连接调谐区短小轨道电路移频信号的解调，给出短小轨道电路执行条件，送至相邻轨道电路接收器。接收器接收端及输出端均按双机并联运用设计，与另一台接收器构成相互热机并联运用系统，保证接收系统的高可靠运用。222 电

10、路原理介绍（1）接收器双机并联运用原理 接收器由本接收“主机”及另一接收“主机”两部分构成。ZPW-2000A系统中A、B两台接收器构成成对双机并联运用，即： A主机输入接至A主机，且并联接至B主机。 B主机输入接至B主机，且并联接至A主机。 A主机输出与B并机输出并联，动作A主机相应执行对象。 B主机输出与A并机输出并联，动作B主机相应执行对象。（2）接收器原理框图及说明主轨道A/D，小轨道A/D：模数转换器，将主机、并机输入的模拟信号转换成计算机能处理的数字信号。CPU1、CPU2：是微机系统，完成主机、并机载频判决、信号采样、信息判决和输出驱动等功能。安全与门14：将两路CPU输出的动态

11、信号变成驱动继电器（或执行条件）的直流输出。载频选择电路：根据要求，利用外部的接点，设定主机、并机载频信号，由CPU进行判决，确定接收盒的接收频率。接收盒根据外部所确定载频条件，首先确定接收盒的中心频率。外部送进来的信号，分别经过主机、并机两路模数转换器转换成数字信号。两套CPU 对外部四路信号进行单独的运算，判决处理。双CPU再把处理的结果通过串行通信，相互进行比较。如果判决结果一致，就输出3KHz的脉冲驱动安全与门。安全与门接收到两路方波信号后，将其转换成直流电压带动继电器。如果双CPU的结果不一致，就关掉给安全与门的脉冲，同时报警。电路中增加了安全与门的反馈检查，如果CPU有动态输出，那么安全与门就应该有直流输出，否则就认为安全与门故障，接收器也报警。如果接收盒收到的信号电压过低，就认为是列车分路。（3）载频读取电路接收载频读取电路与发送低频载频读取电路类似，载频通过相应端子接通24V电源确定，通过光电耦合器将静态的直流信号转换成动态的交流信号，由双CPU进行识别和处理，并实现外界电路与数字电路的隔离（详细分析略）。（4）微处理器电路微处理器电路采用双CPU、双软件。两套软件硬件对信号单独处理，把结果相互较核，实现故障安全。其原理框图见图。CPU采用数字信号处理器TMS320C32。1、CPU完成信号的采样、运算判决和控制能力。该CPU每