基于EPM240的SDRAM存储器接口实现Word文档格式.docx

1、论文开始介绍了SDRAM接口设计研究的背景和研究的目的及意义，引出对SDRAM的研究，详细介绍了SDRAM的基本原理、内部结构、基本操作和工作时序，以及设计的重点及难点。在这些理论基础上对SDRAM接口进行模块化设计，了解设计中所使用的硬件和软件。最后用Verilog语言在软件Quartus设计CPLD芯片，通过在硬件和软件上的调试基本实现了SDRAM接口的设计。关键词SDRAM；接口；Verilog；CPLDThe Implementation of SDRAM Memory Interface Based on the EPM240 AbstractWith the rapid devel

2、opment of information science, people face more and more onerous task of signal processing, the requirements of data acquisition and processing system are getting higher and higher. Microprocessor such as single-chip microprocessor, DSP etc, their RAM is limited, which requires external expansion in

3、 the microprocessor memory. Synchronous Dynamic Random Access Memory has a low cost, high density, fast read and write data on the merits, thereby becoming the first choice for data cache storage medium, which paly an important role and widely used in the data acquisition system and image processing

4、 systems. SDRAM read and write logic is complex, the maximum clock frequency reaches above 100MHz, the ordinary microcontroller can not achieve complex SDRAM control operation. Complex programmable logic device has advantages such as programming convenience, high integrity, high speed and low cost e

5、tc. Therefore select CPLD to design control module of SDRAM interface , to simplify the host to read and write control of the SDRAM. Through the design of SDRAM controller interface based on CPLD, you can connect SDRAM in the external of STM series, ARM series, STC series single chip microprocessor

6、and the DSP, increase system storage space. At the beginning of paper introduces the research background, research purpose and significance of the study of SDRAM interface design, leads to the study of SDRAM, detailed introduces information of SDRAM about the basic principles, the internal structure

7、, the basic operation and timing of work, and the design emphasis and difficulty. Based on these theories, modularing the design of SDRAM interface, understanding hardware and software used in the design. Finally, it uses Verilog language in Quartus software to design CPLD chip, Through the hardware

8、 and the software realization SDRAM the commissioning of the basic design of the interface. Keywords SDRAM; Interface; Verilog; CPLD 摘要 Abstract 绪论千万不要删除行尾的分节符，此行不会被打印。在目录上点右键“更新域”，然后“更新整个目录”。打印前，不要忘记把上面“Abstract”这一行后加一空行第1章 绪 论1.1 课题背景数据采集处理技术是现代信号处理的基础，广泛应用于雷达、声纳、软件无线电、瞬态信号测试等领域。随着信息科学的飞速发展，人们面临的信

9、号处理任务越来越繁重，对数据采集处理系统的要求也越来越高1。近年来复杂可编程逻辑器件（CPLD，Complex Programable Logic Device）由于其设计灵活性、更强的适应性及可重构性，结合同步动态随机访问存储器（SDRAM，Synchronous Dynamic Random Access Memory）的高速、大容量、价格优势，在设计高速实时数据采集系统时受到了广泛的关注。SDRAM（同步动态随机访问存储器）具有价格低廉、密度高、数据读写速度快的优点，从而成为数据缓存的首选存储介质。SDRAM的读写逻辑复杂，最高时钟频率达100MHz 以上，普通单片机无法实现复杂的SDR

10、AM 控制操作。复杂可编程逻辑器件（CPLD ）具有编程方便，集成度高，速度快，价格低等优点，因此选用 CPLD 设计SDRAM 接口控制模块, 简化主机对SDRAM 的读写控制。通过设计基于CPLD 的SDRAM 控制器接口可以在微处理器如单片机、DSP（Digital Singnal Processor，数字信号处理）外部连接SDRAM，增加系统的存储空间。为了更好地把握SDRAM在数据采集系统中的应用，本章将简要介绍SDRAM的基本情况，说明论文的研究目的及意义。1.2 课题研究的目的及意义随着内存SDRAM技术广泛的应用，如何更好的控制片外SDRAM的读写，使之达到最大的带宽利用率，如

11、何尽可能的相对降低读写数据的延迟，隐藏读写命令发送到接收数据之间的延迟，已经成了各大芯片厂商，各大FPGA/CPLD供应商的争相研究的热点。由于SDRAM最高频率达到100MHz以上，在如此的高频下在时钟上下边沿稳定读写数据也成了最大的难题之一。设计SDRAM存储器接口不仅要非常了解SDRAM工作特性，时序要求而且整个过程覆盖前端设计，前端验证，综合，Timing分析，布局布线及CPLD调试，是一个很有挑战性的研究方向，也很有现实意义。在设计优化的同时既要考虑不同频率的兼容性，又要考虑不同类型存储器的兼容性，还需考虑板上走线，对个人能力来说是一个很好的锻炼。此次将SDRAM存储器接口的设计作为

12、毕业论文，不仅是对四年来所学知识的归纳与总结，更是对自己的肯定，通过这次设计让我对IC领域有了真切的体会，在项目中锻炼提高自己，在实践中使理论更好的得到应用。1.3 同步动态随机存储器简介同步动态随机存储器英文全称为Synchronous Dynamic Random Access Memory，简称SDRAM（下文提到时都用SDRAM表示）。SDRAM器件的管脚分为控制信号、地址和数据三类。SDRAM具有多种工作模式，内部操作是一个非常复杂的状态机。SDRAM的管脚分为以下几类：1控制信号：包括片选、时钟、时钟有效、行/列地址选择、读写选择、数据有效；2地址信号：时分复用管脚，根据行/列地址

13、选择管脚控制输入地址为行地址或列地址；3数据信号：双向管脚，受数据有效控制。根据控制信号和地址输入，SDRAM包括多种输入命令：模式寄存器设置命令；激活命令；预充命令；写命令；读命令；自动刷新命令；自我刷新命令；突发停止命令；空操作命令。根据输入命令，SDRAM状态在内部状态间转移。内部状态包括：模式寄存器设置状态；激活状态；预充状态；写状态；读状态；自动刷新状态；自我刷新状态；节电状态。通常一个SDRAM中包含几个Bank，每个Bank的存储单元是按行和列寻址的。由于这种特殊的存储结构，SDRAM有以下几个工作特性2：1SDRAM的初始化SDRAM在上电100200s后，必须由一个初始化进程

14、来配置SDRAM的模式寄存器，模式寄存器的值决定着SDRAM的工作模式。2访问存储单元为减少I/O引脚数量，SDRAM复用地址线，所以在读写SDRAM时，先由Active命令激活要读写的Bank，并锁存行地址，然后在读写指令有效时锁存列地址。一旦Bank被激活后只有执行一次预充命令后才能再次激活同一Bank。3刷新和预充电SDRAM的存储单元可以理解为一个电容，总是倾向于放电，因此必须有定时的刷新周期以避免数据丢失。刷新周期可由（最小刷新周期时钟周期）计算获得。对Bank预充电或者关闭已激活的Bank，可预充特定Bank也可同时作用于所有Bank，A10、BA0和BA1用于选择Bank。4操作控制SDRAM的具体控制命令由一些专用控制引脚和地址线辅助完成。CS、RAS、CAS和WE在时钟上升沿的状态决定具体操作动作，地址线和Bank选择控制线在部分操作动作中作为辅助参数输入。1.4 论文的结构和框架以数据采集系统中数据的存储为背景，开展了对其中SDRAM接口的研究，重点放在产生控制SDRAM操作的各种操作时序上。下面对每一章的主要内容作一个概括。绪论对课题的研究背景及研究目的及意义做出简介，并指出论文中待解决的问题和难点。在SDRAM的工作原理一章中通过对比存储器引出SDRAM存储器接口的设计，介绍了SDRAM的基本原理，以及SDRAM的相关理论，根据S