1、设计8位串行进位加法器用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实践报告。三、实验步骤及各步结果1、分析8位串行全加器的层次结构2、半加器3、一位全加器 output S,CO; wire S1,D1,D2; halfadder HA1（S1,D1,A,B）; halfadder HA2（S,D2,S1,CI）; or g1（CO,D2,D1）;endmodule/8-bit full addermodule _8bit_adder（S,C7,A,B,C_1）
2、; input7:0A,B; input C_1; output 7:0S; output C7; wire C0,C1,C2,C3,C4,C5,C6,C7; fulladder FA0（S0,C0,A0,B0,C_1）, FA1（S1,C1,A1,B1,C0）, FA2（S2,C2,A2,B2,C1）, FA3（S3,C3,A3,B3,C2）, FA4（S4,C4,A4,B4,C3）, FA5（S5,C5,A5,B5,C4）, FA6（S6,C6,A6,B6,C5）, FA7（S7,C7,A7,B7,C6）; 4、软件使用（1）、新建一个工程，工程名为_8bit_adder（2）、新建一个Verilog HDL File文件并写入程序代码（3）、对写完的代码进行编译，发现没有错误（4）、新建一个波形文件（5）、新建（6）、插入程序后双击输入数值进行数据的输入（7）、输入相应的值（8）、仿真出来的结果（9）、按时序给输入端输入不同的数据（10）、继续仿真，波形如图（11）、时序仿真（12）、放大后这里出现了冒险竞争。
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