1、4.1数控分频电路TimeCLK源代码 - 4 -4.2数码管驱动显电路LED8源代码 - 4 -4.4 顶层文件设计模块 - 2 -5.运行结果与分析 - 2 -5.1数控分频电路TimeCLK - 2 -5.2数码管驱动显电路LED8 - 2 -5.3声光输出电路OutputTem - 2 -6.结束语 - 2 -参考文献 - 3 -引言随着当前科学技术的发展以及人民的思想愈加开放,使用电子产品不再是一种可以谋生的特殊技术,相反技术走进生活成为新时代的口号和发展动向,越来越多的人致力于设计出更巧妙的电子产品以帮助我们更好的生活、工作、学习。多年来,音乐节拍器作为音乐初学者必备的辅助器材,一
2、直备受争议:好的音乐节拍器节奏精准,音色润美,可以帮助演奏者在练习期间能将音符表达的更贴切,避免演奏难度及音乐情绪干扰演奏速度影响表演效果;但劣质节拍器的频率不准,反而会打乱学习者本身的节奏感,且使演奏者很难专注地将感情融入到演奏之中。因此,节拍器的精度及质量至关重要。然而,传统的节拍器多基于机械时钟,不仅防震防磁效果差、体积大、维护困难,且要制作出高精度的成品成本很高,与此相比,基于晶振时钟的电子音节节拍器,制作工艺简单,体积小,功能全面,而且时钟稳定,无需维护,且音量音速音色可调,能满足几乎全部学习者的需求。随着电子技术的发展, 应用系统向着小型化、快速化、大容量、重量轻的方向发展,EDA
3、 技术的应用引起电子产品及系统开发的革命性变革。1.系统的设计要求设计一个音乐节拍器,三种可选拍号(2/4,3/4,4/4),能准确声光同步显示拍强(即拍显),可连续调整并用数码管显示拍速,可连续调整音量。2.系统分析2.1 系统构成CPU(CPLD)部分的逻辑功能:检测按钮输入模块的信息(拍号、拍速、音量),并按相应信息进行分频调整得到正确频率的输出信号,并驱动扬声器,数码管及LED灯以显示所需信息。外围电路有两部分,一部分为输出(声光模块),一部分为输入(按钮模块),系统框图如图2.1:图2.1 系统构成框图本文着重讲述系统设计中的CPLD程序设计部分,故“CPLD芯片的输入信号”、“CP
4、LD芯片的输出信号”、“CPLD芯片的逻辑结构”等词语均省略为“输入信号”、“输出信号”、“逻辑结构”等,特此声明,不再赘述。2.2 系统实现过程用VHDL进行设计 ,首先应该了解 ,VHDL语言一种全方位硬件描述语言 ,包括系统行为级描述 ,寄存器传输级和逻辑门阵列等多个设计层次。充分利用VHDL“自顶向下”的设计优点以及层次化的设计概层次概念对于设计复杂的数字系统非常有用,能使得再复杂的系统设计也可从简单的单元入手 ,简化设计过程,降低设计难度,且提高了程序的可读性,并降低了程序的维护难度。根据本系统设计要求知(如图2.1)1) 整个系统共有三个输入信号:a) 控制拍号(2/4、3/4、4
5、/4)的逻辑输入信号TK;b) 控制拍速(20400)的调节信号TS0,1,分别为“增加”、“减小”;c) 控制音量的上下调节信号(120);2) 整个系统共有四个输出信号:a) 扬声器驱动信号Speaker;b) 拍显LED驱动信号LED13;c) 数码管驱动信号S18;d) 数码管片选信号CS12。据此,我们可以将整个节拍产生电路分为三大部分:a) 数控分频电路TimeCLK;b) 数码管驱动显示LED8;c) 声光输出OutputTem电路。综上,系统的工作原理便可简述如下:1) 数码管驱动根据输入信号拍速TS结合字形码(按数码管类型分为共阴极或共阳极)动态扫描三位数码管即可;2) 数控
6、分频电路根据输入信号TS、CLK,可产生无可察觉干扰指定频率的,可供声光输出电路使用的时钟信号(节拍信号)CLK1;3) 声光输出电路则是根据拍号TK及CLK1则可以产生能驱动扬声器发出不同音调的波形,输出给扬声器,同时按拍强让三个同色不同亮度的LED灯依次亮起,产生声光同步的拍显效果。完整的音乐节拍系统的逻辑结构图如图2.2所示:CSS07Spd数码管驱动电路TS输出信号输入信号CLK1CLKSpeaker数控分频 TKLED02声光输出VM图 2.2 逻辑结构图3.具体模块设计3.1数控分频电路TimeCLK数控分频电路功能:利用计数器,结合输入信号TS、CLK,实现分频,产生无可察觉干扰
7、指定频率的,可供声光输出电路使用的时钟信号(节拍信号)CLK1;3.2数码管驱动显电路LED8数码管驱动电路功能:1) 根据输入信号拍速调节信号TS计算当前拍速并输出;2) 根据当前拍速按字形码(共阴极或共阳极)动态扫描三位数码管;3.3声光输出电路OutputTem声光输出电路功能:1) 根据拍号TK及CLK1产生能驱动扬声器发出不同音调的波形,输出给扬声器;2) 按拍强让三个同色不同亮度的LED灯依次亮起,产生声光同步的拍显效果。4.程序设计4.1数控分频电路TimeCLK源代码library IEEE;Use IEEE.STD_LOGIC_1164.ALL;Use IEEE.STD_LO
8、GIC_ARITH.ALL;Use IEEE.STD_LOGIC_UNSIGNED.ALL;entity TimeCLK is PORT( CLK :IN STD_LOGIC; SPEED :IN INTEGER RANGE 24 TO 400; CLK1 :buffer STD_LOGIC );END ENTITY;ARCHITECTURE BHV OF TimeCLK IS SIGNAL flag:STD_LOGIC:=0; SIGNAL SUM:INTEGER RANGE 0 TO 1000:=1000; BEGIN SUM=24000/SPEED; process(CLK) variable cot:INTEGER RANGE 0 to 5000; BEGIN IF(clk=1) THEN IF (COT SUM) THEN cot:=cot+1; CLK1 ELSIF (COT ShunWHEN 2=01011011WHEN 3=01001111WHEN 4=01100110WHEN OTHERS=Shun Sten Ste
copyright@ 2008-2022 冰豆网网站版权所有
经营许可证编号:鄂ICP备2022015515号-1