AMBA-AHB-APB-概述PPT文档格式.ppt

1、APBAMBA3.0AMBA4.01.0版为了节省面积，Bus协议都为Tristate Bus（需要花费更多精力注意timing）2.0版本后随技术革新，为方便设计者，Bus改用Multiplexor架构。,AMBA总线体系,一个以AMBA架构的SoC，一般包含高性能的系统总线AHB和低功耗的外设总线APB。系统总线（AHB）负责连接如嵌入式处理器、DMA控制器、片上存储器和其他外设接口，或者其他需求高带宽的元件。而外设总线（APB）则用来连接系统周边的外部设备，其协议相对AHB较为简单。AHB与APB之间通过桥接器（Bridge）互联。,一个典型的AMBA系统,系统中的Master和Slav

2、e可按需求替换,AMBA AHB,AHB（Advanced High-performance Bus）高级高性能总线高速、高性能总线Pipeline操作支持多个Master（最多16个）支持Burst传输支持Split传输Non-tristate Bus单时钟边沿操作,AMBA AHB,AHB System由Master、Slave和Infrastructure构成AHB Bus上由Master发起传输，Slave负责响应。Infrastructure由Arbiter、M2S Multiplexor、S2M Multiplexor、Decoder、Dummy Slave、Dummy Maste

3、r组成。,AMBA AHB,AHB System支持Multiple Master，因此需要Arbiter仲裁。Decoder负责地址译码从Multiple Slave中选择要响应传输的Slave。为了不使用三态总线（Tristate Bus），AHB中使用两个Multiplexor负责Bus上的Routing。,AMBA AHB,Bus上传输的信号可分为：ClockArbitrationAddressControl signal M2S MultiplexorWrite dataRead dataResponse signal,S2M Multiplexor,AMBA AHB信号,AMBA

4、AHB BUS Interconnection,省略部分信号：1.Control signal（HBURST、HTRANS）2.Master与Arbiter之间的Request/Grant信号3.Decoder与Slave之间的Selection信号4.Control mux的output与Arbiter之间的信号（HTRANS/HBURST）5.Response signal（HREADY/HRESP）6.Arbiter输出的HMASTER,发起一个请求给仲裁器,驱动地址和控制信号,允许某个主设备控制总线,仅选中的从设备响应地址/控制信号,拉高HREADY信号，总线传输完成,AHB Tran

5、sfer,Basic transferAddress phase传输address和control signalData phase传输write/read data和response signal传输在data phase时若一个clock cycle无法完成传输，Slave可通过拉低HREADY信号延长传输，传输结束时状态由Slave HRESP信号反映。,Master release address and control,Slave sample the address and control,Master sample the data,Not ready,Not ready,Rea

6、dy,一次transfer需要2 phases完成，为了增加Bus传输效率，AHB System引入pipeline。AHB将multiple transfer的address phase和data phase重叠在一起。当前transfer的data phase与下一次transfer的address phase重叠当前transfer的data phase被延长将使下一次transfer的address phase也跟着延长,AHB Transfer,A Address,A Data,B Address,B Data,C Address,C Data,AHB Control Signal,

7、AHB上的Control Signal共五类：HTRANS1:0:Transfer TypeHBURST2:Burst TypeHPROT3:Protection ControlHSIZE2:Transfer SizeHWRITE:Transfer Direction,HTRANS1:0,Transfer Type，由Master发出:IDLE：空闲传输，只是Slave忽略目前transfer，用于Master没有数据需要传输时，此时Slave在传输的data phase以零等待状态OKAY响应主设备占用总线，但没进行传输两次burst传输中间主设备发IDLEBUSY：在burst trans

8、fer时Master传输连续的数据给Slave，若Master因为某些原因无法将数据即使准备好，此时使用BUSY transfer type通知Slave，和响应IDLE一样，Slave在传输的data phase以零等待状态OKAY响应主设备占用总线，但是在burst传输过程中还没有准备好进行下一次传输一次burst传输中间主设备发BUSY,NONSEQ：非连续传输，当前transfer的address和control信号与前一次传输无关表明一次单个数据的传输或者一次burst传输的第一个数据地址和控制信号与上一次传输无关SEQ：连续传输，当前transfer的address信号与前一次传输

9、相关，control信号与前一次传输想同，通常用在burst transfer中。表明burst传输接下来的数据地址和上一次传输的地址是相关的,HTRANS1:0,HTRANS1:0,The first transfer,Master is busy,The subsequent transfer,Slave is not ready,Burst type，由Master发出：Burst type用来让AHB Master发出address彼此相关的连续transfer（control信号相同）8种Burst typeIncrementing burst：每一次transfer的address

10、是前一次transfer的address加上transfer sizeWrapping burst：将存储器分割成transfer size transfer beat大小的一个个存储区域。当transfer address跨越存储边界时，下一次transfer address将回到块区的起点。,HBURST2:0,HBURST2:0,对于固定长度的burst传输，不必持续请求总线；对于未定义长度的burst传输，master应该持续送出request信号，直到开始最后一次传输；如果没有master请求总线，则给default master Grant信号接入总线，且HTRANS=IDLE；建

11、议master在锁定总线传输结束之后插入IDLE传输，以重新仲裁优先级。,几点说明,Transfer Direction、Transfer Size由Master发出：HWRITE为HIGH，Master在data phase将数据通过write data bus（HWDATA31:0）发往SlaveHWRITE为LOW，Slave在data phase将数据通过read data bus（HRDATA31:0）发往Master,HWRITE&HSIZE2:0,Protection Control由Master发出：HPROT3:0可以让master 提供额外的保护信息AHB Spec.未规定

12、所有的master 都要指示精确的保护信息，所以slave 在设计时若非必须，尽量不要使用HPROT信号若master 没有protection transfer的考虑，HPROT3:0可以output=4b0001,HPROT3:0,AHB Decoder,AHB系统中有一个核心地址译码器，它提供HSELx信号到各个AHB Slave；Decoder本身只负责位地址译码，为纯组合逻辑电路；Slave只有在HSELx和HREADY都为High才采样地址/控制信号；AHB地址线有32条，为简化译码器译码时间，AHB Spec.规定每个Slave的最小地址空间为1KB，因此译码器最多只需要对22条

13、地址线进行译码。,Address Decoding,AHB Decoder,Slave可通过HREADY信号extend transfer（插入wait cycle），transfer结束时，HREADY在data phase为High。Slave还可以使用HRESP1:0去响应主机传输结束时候的状态HRESP1:0可以在transfer结束时表示四种statusOKAYERRORRETRYSPLIT,AHB Slave Response,OKAY：transfer成功完成ERROR：传输失败或出错。可能的原因例如企图写入read-only的memory location；读写根本不存在的me

14、mory location。RETRY和SPLIT：Slave响应当前传输需要多个bus cycle来完成，为避免因为当前transfer将bus一直占用或者锁死，Slave响应RETRY/SPLIT给master表示当前transfer未完成，master需要重新发出请求，重试。而此时arbiter可以将bus释放给其他有需要的master使用。,AHB HRESP1:0,AHB HRESP1:0,RETRY与SPLIT区别：RETRY response：arbiter内master优先级不变，当有更高优先级的master request时，arbiter授予高优先级的master bus

15、access。若原来得到RETRY response的master是当前申请接入总线优先级最高的master，则bus依然被占用而无法释放给其他master。SPLIT response：当master收到SPLIT response时，arbiter将当前master的优先级mask起来，此时该master无法再获得bus access权力，即使没有其他master向arbiter发出总线接入请求也一样。若所有master都收到SPLIT response，则arbiter将总线接入权限交给dummy master（只会发出IDLE transfer的主机）。当响应SPLIT的Slave处理完transfer的要求后将发送HSPLIT信号给arbiter，此时arbiter将相应的master优先级unm