FPGA课程设计-电风扇的自动定时开关控制器Word文档下载推荐.doc

1、2 目的运用verilog hdl描述设计，在开发板上实现要求。3 使用环境 （软件/硬件环境，设备等）Ep2c35f672c6开发板4 FPGA课程设计详细内容4.1 技术规范4.1.1 功能定义（1），根据用户需求，通过按键切换来实现风扇定时和普通工作模式。（2） 普通工作模式时，由手动开关控制电风扇的开关，即当开关打开时，风扇工作； 开关关闭时，风扇停止工作。（3） 定时模式时，根据设定定时时间来选择电风扇工作时间，比如10 分钟、 20分钟、 30分钟等，并且同步显示剩余工作时间，但是此时用户仍可以通过开关控制提前关掉电扇。（4） LED 上显示当前工作状态：风扇工作亮，停止工作灭。数

2、码管显示总的设定的时间（小时，分钟）和剩余工作时间。4.1.2 系统结构框图 分频模块自动定时倒计时模块模式选择控制模块显示模块ClkInoptkeyEnOnOut_HOut_LC_out总体设计可以分为以上几个模块，各模块的功能简要介绍：（1） 分频模块：模块的功能是把 50MHz 的系统时钟转换为 1Hz 的时钟，和2Hz的时钟。1Hz的时钟供计数模块的使用。2Hz的时钟供输入定时数值的使用。（2）模式选择控制模块：选择需要的工作模式。包括两个模式：定时、普通。（3）自动定时倒计时模块：选择定时模式后，根据键盘的输入值来设定工作时间，在定时时间以内则风扇工作，倒计时结束或开关关闭时风扇自动

3、关闭。（4）显示模块：LED 上显示当前工作状态：数码管显示总的设定的时间和剩余工作时间。4.1.3 应用范围 可以用于控制电扇手动控制电风扇工作或停止，也可以按照设定的时间自动工作或停止。4.1.4 引脚描述 顶层模块管脚描述（1）输入开关管脚信号名称功能描述输入输出位宽系统时钟，频率为50MHzinput1Op模式选择信号，为1时为定时模式;为0时为普通模式。输入设定时间信号4Key设定时间后开始计时信号InputClr清零信号Fz复制信号开始计时信号（2） 输出显示管脚 Out风扇工作信号，为1是风扇工作，为0时风扇停止工作OutputOut_3时间高位数码管输出端，为时钟的十位outp

4、ut7Out_2时间低位数码管输出端，为时钟的个位Out_1时间高位数码管输出端，为分钟的十位Out_04.2 设计方案 4.2.1 概述 此自动定时控制器，可以实现定时模式和普通模式的切换，一共有六个模块。模式选择控制模块：风扇工作亮，停止工作灭。（5）信号处理模块：该模块的主要作用是在定时没有结束的时候用火仍可以通过开关来控制电扇的关闭。（6）数据输入模块：当赋值信号（fz）有效后可以通过键盘输入定时的时间，确定输入无误后按下启动键（en），风扇开始倒计时。4.2.2 顶层模块划分 （1）分频模块 这个模块的功能是把频率为50MHz的时钟转换为1Hz的时钟，供计时模块的使用。 引脚分配：

5、信号名称方向宽度 Clk输入50MHz的时钟信号Inclk输出经过分频以后的1Hz的时钟信号 Nclk输出经过分频后的2hz的时钟信号电路设计：自动、手动，op为1时是定时模式，opl为0时是普通模式。若为定时模式风在设定的时间内自动工作，当计时结束时风扇自动停止工作，即计时反馈信号out为0时，风扇自动关闭。若选为手动模式，则在有手动开关key来控制风扇的开关，key为1时风扇工作，为0时停止工作。引脚分配op模式选择信号，为1时为自动开关模式;为0时为手动开关模式。开关信号out风扇工作状态信号clk主时钟A_1Op为1时a_1为1A_0Op为0时a_0为1Key_1Key和a_0都为1时

6、可key_1为1，否则为0。电路设计选择定时模式后，根据键盘的输入值来设定工作时间，在定时时间以内则风扇工作，倒计时结束时风扇自动关闭。管脚分配nclk计时时钟，频率为1Hzen开始倒计时信号H小时数据输入8m分钟数据输入Sign时间计数为零反馈信号Data_3时间高位输出端，为小时的十位Data_2时间低位输出端，为小时的个位Data_1时间高位输出端，为分钟的十位Data_0时间低位输出端，为分钟的个位时间高位数码管输出端，为小时的十位时间低位数码管输出端，为小时的个位时间低位数码管输出端，为分钟的个位clrsign计时信号（5）信号处理模块该模块主要是用来在定时还没有结束时，用户仍可以通

7、过开关关闭电扇。电扇开关电扇在普通模式下产生的工作信号倒计时信号电扇工作信号（6）数据输入模块该模块用于用户输入定时时间。2hz时钟，用于防抖赋值信号H_0小时低位输入端H_1小时高位输入端M_0分钟低位输入端M_1分钟高位输入端小时输入数值M分钟输入数值4.3 功能验证方案 4.3 功能验证方案可变模值计数器模块项目 信号名 预期结果 实际结果 结果比较时钟输入 clk_50M 20ns 时钟信号 同左 复位检测 rst 初始化高电平，等待 同左 200ns 后变为低电平分频器脉冲进位 Clk rst 为低电平后，每 5 同左 个时钟脉冲（为测试 方便选用模 5 分频 器）后产生一个高脉 冲

8、 秒 time_sec 当 clk 为高时，加 1， 同左 从 0 加到 60 分 time_min 当 time_sec 为高时， 同左 time_min .4.4 电路设计源代码，功能仿真激励源代码及功能仿真结果报告/顶层模块module fan（op,clr,clk,key,fz,en,h_1,h_0,m_1,m_0,out,out_3,out_2,out_1,out_0,nclk）; input op,clr,clk,key,fz,en; input h_1,h_0,m_1,m_0; output out,nclk; wire out,nclk; output 6:0 out_3,ou

9、t_2,out_1,out_0; wire 7:0 h,m; wire b_m,b_h; wire 3:0 h_bcd_h,h_bcd_l,m_bcd_h,m_bcd_l; wire a_1,a_0; wire key_1; wire sign; wire inclk; display play（.fz（fz）,.h_1（h_1）,.h_0（h_0）,.m_1（m_1）,.m_0（m_0）,.clk（inclk）,.clr（clr）,.h（h）,.m（m）; fenpin fen（.inclk（inclk）,.nclk（nclk）,.clk（clk）,.clr（clr）; clock min（.a_1（a_1）,.sign（sign）,.sclk（nclk）,.en（en）,.data（m）,.clk（clk）,.b_m（b_m）,.bcd_h（m_bcd_h）,.bcd_l（m_bcd_l）; hour ho（.sign（sign）,.en（en）,.a（b_m）,.data（h）,.clk（clk）,.b_h（b_h）,.bcd_h（h_bcd_h）,.bcd_l（h_bcd_l）; opt option（.op（op）,.a_1（a_