1、( A ) (A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级2.在verilog中,下列语句哪个不是分支语句?( D )(A) ifelse(B) case(C) casez(D) repeat3下列哪些Verilog的基本门级元件是多输出( D )(A) nand(B) nor(C) and(D) not4Verilog连线类型的驱动强度说明被省略时,则默认的输出驱动强度为( B )(A) supply(B) strong(C) pull(D) weak5。元件实例语句“notif1 #(1:3:4,2:4,1:2:4) U1(out,in,ctrl);”中截至延迟的
2、典型值为( B )(A) 1(B) 2(C) 3(D) 46已知 “a =1b1; b=3b001;”那么a,b( C )(A) 4b0011(B) 3b001(C) 4b1001(D) 3b1017.根据调用子模块的不同抽象级别,模块的结构描述可以分为(ABC )(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级8在verilog语言中,a=4b1011,那么 &a=(D )(A) 4b1011(B) 4b1111(C) 1b1(D) 1b9在verilog语言中整型数据与( C )位寄存器数据在实际意义上是相同的。(A) 8(B) 16(C) 32(D) 64二、 简答题(2题,
3、共16分)1Verilog HDL语言进行电路设计方法有哪几种(8分)1、自上而下的设计方法(TopDown)2、自下而上的设计方法(BottomUp)3、综合设计的方法2specparam语句和parameter语句在参数说明方面不同之处是什么(8分)。1、specparam语句只能在延时的格式说明块(specify块)中出现,而parameter语句则不能在延时说明块内出现2、由specparam语句进行定义的参数只能是延时参数,而由parameter语句定义的参数则可以是任何数据类型的参数3、由specparam语句定义的延时参数只能在延时说明块内使用,而由parameter语句定义的参
4、数则可以在模块内(该parameter语句之后)的任何位置说明三、 画波形题(每题8分,共16分)1. 根据下面的程序,画出产生的信号波形(8分)module para_bloc_nested_in_seri_bloc(A,B); output A,B; reg a,b; initial begin A=0; B=1; #10 A=1; fork B=0; #10 B=1; #20 A=0; join #10 B=0; 10 A=1; B=1; end endmodule 2。 根据下面的程序,画出产生的信号波形(8分)module signal_gen1(d_out);output d_ou
5、t;reg d_out;initialbegin d_out=0; 1 d_out=1; 2 d_out=0; #3 d_out=1; #4 d_out=0;endendmodule四、 程序设计(4题,共50分)1. 试用verilog语言产生如下图所示的测试信号(12分)module signal_gen9(clk,in1,in2);output in1,in2,clk;reg in1,in2,clk; begin in1=0; in2=1; clk=0; endinitial #15 in1=1 #10 in1=0; 5 in1=1; 10 in1=0; #5 in2=0; 5 in2=
6、1; 25 in2=0;always 5 clk=clk;2试用verilog语言,利用内置基本门级元件,采用结构描述方式生成如图所示的电路(12分)module MUX4x1(Z,D0,D1,D2,D3,S0,S1);output Z;inout D0,D1,D2,D3,S0,S1;and u0 (T0, D0, S0bar, S1bar) , u1(T1, D1, S0bar, S1), u2 (T2, D2, S0, S1bar), u3 (T3, D3, S0, S1) ,not u4 (S0bar, S0), u5 (S1bar, S1);or u6 (Z, T0, T1, T2,
7、T3);3。 试用verilog语言描述:图示为一个4位移位寄存器,是由四个D触发器(分别设为U1,U2,U3,U4)构成的。其中seri_in是这个移位寄存器的串行输入;clk为移位时脉冲输入;clr为清零控制信号输入;Q1Q3则为移位寄存器的并行输出。(14分)module d_flop(q,d,clr,clk); output q; input d,clr,clk; reg q; always (clr) if(!clr) assign q=0; else deassign q; always (negedge clk) q=d;module shifter(seri_in,clk,cl
8、rb,Q); input seri_in,clk,clrb; output3:0 Q; d_flop U1(Q0,seri_in,clrb,clk), U2(Q1,Q0,clrb,clk), U3(Q2,Q1,clrb,clk), u4(Q3,Q2,clrb,clk); endmodule4利用有限状态机,以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图,其方块图、状态图和状态表如图表示。(12分)module melay(clk,Din,reset,Qout);input clk,reset;input Din;output Qout;reg Qout;parameter1:
9、0 S0=2b00,S1=2b01,S2=2b11;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) begin if(reset=1b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else NS=S1; end S1: if(Din=1b0) NS=S2;b0; S2: NS=S0; NS=S1; Qout=1b0; endcase end endmodule填空题(10分,每小题1分)1。用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。可编程器件分为FPGA和CPLD。随着EDA技术的不断完善与成熟,的设计方法更多的被应用于VerilogHDL设计当中.4.目前国际上较大的PLD器件制造公司有和公司。完整的条件语句将产生电路,不完整的条件语句将产生电路。6.阻塞性赋值符号为,非阻塞性赋值符号为二、选择题(10分,每小题2分)1.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是A
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