数字电路实验 计数器的设计.docx

1、数字电路实验 计数器的设计数字电路与逻辑设计实验报告实验七 计数器得设计姓名：黄文轩学号:班级：光电一班一、实验目得熟悉JK触发器得逻辑功能,掌握J-K触发器构成异步计数器与同步计数器。二、实验器件1、数字电路实验箱、数字万用表、示波器。2、虚拟器件： 74S73, 74S00, 74LS08， 4S20三、实验预习、 复习时序逻辑电路设计方法1根据设计要求获得真值表2画出卡诺图或使用其她方式确定状态转换得规律3求出各触发器得驱动方程4根据已有方程画出电路图。2、 按实验内容设计逻辑电路画出逻辑图、进制异步计数器得设计异步计数器得设计思路就是将上一级触发器得Q输出作为下一级触发器得时钟信号,置

2、所有触发器得J-K为1，这样每次到达时钟下降沿都发生一次计数,每次前一级触发器从1变化到0都使得后一级触发器反转,即引发进位操作。画出由-触发器组成得异步计数器电路如下图所示:使用Mulism仿真验证电路正确性,仿真图中波形从上到下依次就是从低位到高位触发器得输出,以及时钟信号。:可以瞧出电路正常执行6进制计数器得功能。、16进制同步计数器得设计较异步计数器而言,同步计数器要求电路得每一位信号得变化都发生在相同得时间点。因此同步计数器各触发器得时钟脉冲必须就是同一个时钟信号，这样进位信息就要放置在K输入端,我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为

3、1)则使K为1,发生反转实现进位。画出由J触发器与门电路组成得同步计数器电路如下图所示使用Mtism仿真验证电路正确性,仿真图中波形从上到下依次就是从低位到高位触发器得输出,计数器进位输出,以及时钟信号。：可以瞧出电路正常执行16进制计数器得功能,且每到15就输出进位信号，我们可以判断电路正确。、使用JK触发器模仿74L94功能,实现可以左移与右移得寄存器。使用触发器与门电路实现71得功能,可以由以下电路图得到:(图中JK触发器与反相器共同构建触发器）由于实验箱器件数目得限制,我们只能实现有左移与右移功能得寄存器。考虑移位时,每到时钟脉冲边沿,每个D触发器可以送出自己现有得存储信息,并接受一个

4、来自J输入端得信号。我们只需把一定逻辑运算后得信号按需求接至每个D 触发器得输入端,比如对于双向移位寄存器,我们有:D0 = *DIR+SQ1; D1 S*Q+S*;D = *1+SQ； 3 =S*Q+SIL;画出电路图如下图所示使用 = 得右移功能,DI为1KHZ时钟脉冲时，仿真波形如下图所示：左移时,波形如下图所示:可以瞧出电路实现了双向移位寄存器得功能，可以判断电路设计正确。 设计计数范围为112得特殊计数器,使用触发器与门电路实现对该电路我有两种设计方案使用触发器得CL清零端,在从12（00)跃变到01（00)得过程中,我们只需要读取一个达成跃变得条件信号,并以此为标准置零K3、J、K

5、1三个触发器，就能让输出信号在00与1100间循环。容易瞧出这个条件信号为110,我们使用一个与非门把Q3、Q2、Q0做与非运算,并将其接在前三个触发器得清零端即可。画出电路图如下图所示使用Multisim仿真验证电路正确性,图中从上到下依次就是、Q1、Q2、Q3与时钟信号。按照标准得时序逻辑电路设计过程,得到各触发器得驱动方程并以此设计电路。对本电路,我们很容易得到0 0 = 1,J=K= Q,J2 = 2 = ( and) or (Q3 an 2）, J= K(Q2 d 1 and Q) （Qand Q2)、 根据上式使用门电路画出电路图如下:使用Mltim仿真验证电路正确性,图中从上到下

6、依次就是0、Q1、Q2、Q3与时钟信号。四、实验内容1、实验目得1用JK触发器设计一个6进制异步计数器，用逻辑分析仪观察CP与各输出得波形。2用J触发器设计一个6进制同步计数器,用逻辑分析仪观察与各输出得波形。3用-K触发器与门电路设计一个具有置零，保持,左移,右移,并行送数功能（详见实验四表二）得二进制四位计数器模仿74LS194功能。（注:在实验箱上可只实现左移或右移功能,在preus软件上可实现对五个功能得综合实现)用触发器与门电路设计一个特殊得12进制同步计数器,其十进制得状态转换图为: 0-02-03-0405-06-07-8-9-10-112、设计过程 串联四个K触发器得Q输出与C

7、LK时钟输入,J、K端接1,CLR 清零端接1,时钟信号接在第一个触发器得CLK输入端。将Q、Q1、2、Q与示波器探头相连观察输出。 将时钟信号并联在四个触发器得输入端,CLR 清零端接1,0、K0接1,J、1 与Q0相连,1 and 0通过与门与J2、2相连， Q2 anQ1 and Q0通过与门与J3、K相连。将Q0、Q、Q、Q与示波器探头相连观察输出波形。 受到实验箱期间数目与种类得限制,实验中将分开实现左移与右移得寄存器电路。首先将四个JK触发器借助反相器改造为触发器，如下所示:其中左移电路为:0 = I； D =; D= 1; 3 Q2;右移电路为:D 1； D1 = Q; D2 =

8、 Q； 3=DIL; 使用清零端得到得电路满足CL0 =1;LR1 CLR2 CLR3 = no(Q3and Q2adQ0)使用触发器时序逻辑得到得电路满足J =K0 1J1 =K1 = Q0J2 K2 (Q1 and) r (3 a2)J3 =K3 = (Q2 an Q1 n Q0) or （Q and Q2)测试过程实验接线图与实验波形图：(有效得波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0)可以瞧出串联得4个触发器实现了异步计数得功能，计数到15后跃变回02实验接线图与实验波形图: (有效得波形从上到下依次为时钟信号、Q3、Q、Q1、Q0)可以瞧出时钟信号并联得4个触发器实现了同步

9、计数得功能,计数到15后跃变回03实验接线图与实验波形图:分为左移与右移两次记录实验结果右移 | 实验接线图:右移 | 使用LED灯与手动脉冲进行静态测试:我们预置Q0 = ，Q1=Q2=Q31，逐次施加单次脉冲，将Q0、Q、2、Q3从左到右接在LE灯上,得到得LE灯变化如下图所示:容易瞧出,左移状态下,信号实现了0101-1110得转变，实行了正常得右移寄存器功能。右移 | 使用脉冲信号实现动态测试:使用74LS17生成周期分别为T、T得两个时钟脉冲,以周期得信号为右移得时钟脉冲,4T周期得信号为右移信号输入R。图中四个波形依次为Q0、1、Q、Q3、。可以瞧见,个信号都为4T周期得时钟信号，

10、计数器实现了正常得右移功能,相邻两个信号得时差为T，说明周期得时钟信号每次到达下降沿就让寄存器整体右移。左移 |实验接线图:左移|使用LED灯与手动脉冲进行静态测试:我们预置3= 0,Q0=Q1=Q2=1并施加单次脉冲,得到得LED灯变化如下图所示:左移状态下,信号实现了1110-110111-0111得转变,实行了正常得左移寄存器功能。右移 使用脉冲信号实现动态测试:同样用T、4T得两个时钟脉冲作为时钟脉冲与左移信号输入。图中四个波形依次为Q0、Q1、Q2、Q3、。可以瞧见,个信号都为T周期得时钟信号,计数器实现了正常得左移功能:4本实验考虑到使用JK触发器得清零需要Q跳变到13时才能激活，

11、可能存在一定不稳定性，正式实验时我采用了预习中得第二种设计方法,来保证波形得稳定性。预习时我们没有使用标准得卡诺图方法来验证，我们这里画出卡诺图检验其正确性我们使用如上得Pythn代码生成卡诺图,得到得卡诺图如下,其横坐标从左到右依次为:Q1*Q0、Q10、Q1*Q、Q1*Q0;其纵坐标从上到下依次为:Q3*Q2、Q3*Q2、Q3*Q2、Q3Q2; J0 = 1；K0 =;J1= Q0;K0 =;J2 = *Q0; K0= Q3*Q2;J3 Q0 * *Q2； K3 = 2;可以瞧出，我们设计电路使用得J0 =0 1,J1 K Q,J2 =2= (Q and 0) r (Q3and ), J3

12、 = K3= (Q and d Q0)r (Q n Q2)可以覆盖卡诺图中所有得1,绕过所有得0，证明了其正确性。这也提醒我们，设计JK触发器输入端得组合逻辑方法不止一种,可以根据现有器件与操作难度进行灵活调整。比如本实验不完全按照卡诺图化简,反而使用了更少得门电路。实验接线图:实验波形图:容易瞧出波形从01计数到12后又跳转回01,不断重复该周期。五、总结 本实验使用JK触发器与实现了时序逻辑电路，我对时序逻辑电路得几种设计方法代数法、卡诺图法、仿真法与实验法有了更深刻得认识。2在模拟与实际接线过程中,有时某些地方会用到重复得逻辑代数,这时我们不需要重复接线，只需要从已经接好得位置引出一条即可。3实验出现差错时,应尽量画出目标电路得真值表,并把实际波形与之比较,逐步查错。4卡诺图与逻辑表达式得获取与化简较为繁琐,可以借助程序设计语言自动完成。