八位数码显示HDL语言正文.docx

1、八位数码显示HDL语言正文摘要：本文用三位二进制数来控制8个数码管的选通与否，二进制转十进制译码器将译码后的数据送去经数码管的选通控制的数码管进行显示，实现8位数码管数字的显示。关键字：8位数码管显示；译码器；1引言21世纪是一个电子技术和电子元件有更大发展的世纪。回顾百年来电子技术和电子工业发展的成就，举世瞩目。由于个人能力有限。在经过多书本的研究，和在网上资料的查询，这次EDA课程设计我选择了8位数码管显示的设计。数码管显示现在广泛的应用到现实生活中，因此学会这样的设计尤为重要。2总体设计方案2.1设计思路本文的数码管显示采用时钟控制寄存器中的值来控制8个数码管的选通与否，同时也控制所要显

2、示数码管所要显示数字的段码，然后经由二进制转十进制译码器译码后，将译码器得到的数据送到数码管显示电路进行显示，然后经动态显示后，实现8位数码管中显示所要显示的8位数据。2.2总体设计框图总体设计的框图如图一开 始CLK 时 钟数码管段控数码管选通译 码 器八位数码管图一3方案论证3.1系统方案论证如下图二所示的是8位数码扫描显示电路，其中每个数码管的8个段：h, g, f, e, d, c, b, a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1, k2, k3,k4,k5,k6,k7,k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电

3、平，这是仅k3对应的数码管显示来自段信号端的数据，其余7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1, k2, k3,k4,k5,k6,k7,k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。图二3.2系统控制信号本系统选用的控制输入输出信号；输入信号：时钟信号CLK。输出信号：段控显示控制信号dk7:0;数码管地址控制信号 pk2:0;数码管显示数字显示xs。4模块电路实施4.1quartus软件quartus II提供了完全集成且与电路结构无关的开发包环

4、境，具有数字逻辑设计的全部特性，包括：（1）可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；（2）芯片（电路）平面布局连线编辑；（3）LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块； （4）功能强大的逻辑综合工具；（5）完备的电路功能仿真与时序逻辑仿真工具；（6）定时/时序分析与关键路径延时分析；（7）可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；（8）支持软件源文件的添加和创建，并将它们链接起来生成编程文件；（9）使用组合编译方式可一次完成整体设计流程；（10）

5、自动定位编译错误；（11）高效的期间编程与验证工具；（12）可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；（13）能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。4.2数码管的选通与段控8位数码管的显示需要数码管选通信号以及数码管段控的信号，采用共七段阴极数码管，数码管选通信号的选通控制8位数码管的选通位，数码管段控的信号的二进制段码来控制所要显示的数字，随着每一个选通的地址，而发送不同的段码，最终8位数码显示电路数据从而实现数码管的动态扫描显示。，从而实现八位数字的显示。本功能模块的电路如图三图三实现模块的框图如图四图四仿真实现如图五图五4.3

6、译码器译码器译码是将段控信号中的二进制数值经由译码器译成十进制数值，在此过程中有段控信号的读取、二进制十进制之间的转换、输出三个步骤，从而实现译码器译码的功能，所设计的框图如图六所示图六仿真实现如图七图七5总体方案的实施数码管的选通信号接8个数码管的选通地址线，而经过译码器译码之后的数字显示接8个数码管的段控地址线，两个模块的控制实现数码管的显示设计，总体框图如图八图八仿真波形如图九图九6总结与体会经过了这次EDA设计,我对VHDL语言有了更深刻的理解。学会了层次设计概念，将程序分为若干模块，分别完成各个模块，最后再将各个模块连接起来。同时也是一次把原来所学的书本知识和实践相联系的过程。并通过

7、实践，建立起了学习EDA的浓厚兴趣,基本掌握了这个软件的使用方法，并顺利的对程序进行编辑及仿真。为实现预期功能，能够对系统进行快速的调试，并能够对出现的功能故障进行分析，及时修改相关软硬件。对软件编程、排错调试。掌握了关于EDA技术及VHDL语言的基本编程形式及原理图的绘制，为今后的学习打好基础。我还意识到了我对这门课掌握还有一定的不足，还有许多的知识我不了解；有的是一知半解；有的即使原理懂了，但在应用方面却是丝毫不知。而且，这次学习我得到了同学的很大帮助，从开始的毫无头绪，到现在的设计结果，虽然依然很不好，但是很感谢这次机会。所以在今后的学习中，我会更加努力，不仅要学好理论知识，还要把它应用

8、到实践中去，使两者很好的结合起来，互补互助。7参考文献1 潘松.黄继业.潘明 EDA技术实用教程VHDL版(第四版).科学出版社.2011 2 庄严. EDA技术与数字系统设计.北京：电子工业出版社.20093 康华光电子技术基础（模拟部分）第五版M.高等教育出版社，20054 康华光电子技术基础（数字部分）第五版M.高等教育出版社，20058附录module smxs(xs,pk,dk,clk); input clk; output xs;reg7:0dk,scan,xs;output reg2:0pk;output7:0dk; reg3:0data; always (posedge clk

9、) beginpk=pk+1; end always begin case(pk2:0)3b000:begin scan=b10000000;data3:0=4b1001;end 3b001:begin scan=b01000000;data3:0=4b0001;end 3b010:begin scan=b00100000;data3:0=4b1001;end 3b011:begin scan=b00010000;data3:0=4b0011;end 3b100:begin scan=b00001000;data3:0=4b0100;end 3b101:begin scan=b00000100

10、;data3:0=4b1001;end 3b110:begin scan=b00000010;data3:0=4b1000;end 3b111:begin scan=b00000001;data3:0=4b0000;end default:begin scan=bx;data3:0=bx;end endcase case(data3:0) 4b0000:dk7:0=8b00111111; 4b0001:dk7:0=8b00000110; 4b0010:dk7:0=8b01011011; 4b0011:dk7:0=8b01001111; 4b0100:dk7:0=8b01100110; 4b01

11、01:dk7:0=8b01101101;4b0110:dk7:0=8b01111101; 4b0111:dk7:0=8b00000111; 4b1000:dk7:0=8b01111111; 4b1001:dk7:0=8b01101111; default:dk7:0=bx; endcase case(dk7:0)8b00111111:xs=0;8b00000110:xs=1;8b01011011:xs=2;8b01001111:xs=3;8b01100110:xs=4;8b01101101:xs=5;8b01111101:xs=6;8b00000111:xs=7;8b01111111:xs=8;8b01101111:xs=9;endcaseend endmodule