Quartus II 使用方法数字电路课程设计实验.docx

1、Quartus II 使用方法数字电路课程设计实验 Quartus II 使用方法实例：设计一个3线-8线译码器，真值表如表1所示：（）设置使能控制 端，低电平有效。（）输出高电平有效。 （）采用Verilog语 言的文本输入方式。 (4) 进行功能仿真与验证。程序：/Gate-level description of a 3-to-8line decoder (Figure 1) module _3to8decode(A1,A2,A3,E,Y); input A1,A2,A3,E; /定义输入信号 output7:0 Y; /定义输出信号 wire A1not,A2not,A3not,Eno

2、t; /定义电路内部节点信号 not n1(A1not,A1), /非门调用 n2(A2not,A2), n3(A3not,A3), n4(Enot,E); and n5(Y0,A3not,A2not,A1not,Enot), /与门调用 n6(Y1,A3not,A2not,A1,Enot), n7(Y2,A3not,A2,A1not,Enot), n8(Y3,A3not,A2,A1,Enot), /与门调用 n9(Y4,A3,A2not,A1not,Enot), n10(Y5,A3,A2not,A1,Enot), n11(Y6,A3,A2,A1not,Enot), n12(Y7,A3,A2,

3、A1,Enot); endmodule一 打开Quartus II二 创建一个工程1 执行菜单命令“File New Project Wizard”， 打开Introduction对话框。 单击“Next”。2 选择所建立工程的工作 目录，输入工程名称、顶 层实体名 工程名称可以是任何 名字，建议使用和顶 层实体名相同的名字。 顶层实体名称必须和 顶层文件名字相同！ 单击“Next”。 3若事先没有写好verilog程序，则直接点next 3 注意红色圈出的部分，其他的默认，点next 4 默认，next5 确认红色圈出部分一致，点finish工程创建完成。三 编写程序1. 建立一个新文件 用

4、File-New命令，在Device Design Files标签下选择文件类型为 “ Verilog HDL File”。 2. 输入HDL语言程序。 3. 保存文件，文件名与顶层设计实体相同。并且将下面的复选框选上，在工程环境建立完后， 新建的文件自动加入当前工程中。四编译1如图运行弹出选框2点击上图中红色圈出的按钮进行分析和综合，点击下面的start按钮进行全编译3运行第二步后，点击右下角的report按钮可查看报告四仿真 编译成功后就可以对程序进行仿真 仿真分功能仿真和时序仿真，这里讲功能仿真（一） 创建仿真文件1 filenewVerification/Debugging Files

5、“Vector Waveform File”，然后一直ok，会弹出如下窗口2.点击红圈中的按钮，会出现如下图3.设置相关参数1）设置仿真的结束时间（一般设置为与输 入时钟信号的时 钟周期相同）默认为1s ，可根据需要用EditEnd Time命令设置（如这里设置为100s）2）设置网格间距（一般根据输出 信号的时钟周 期来设置）用Edit Grid Size命令（如这里设置为1s）4设计的仿真验证 1）设计输入信号电平 用鼠标左键点击name栏的信号，然后用红圈中的按钮改变信号电平（默认都是低电平）2） 在波形文件中添加节点 执行“Edit Insert Insert Node or Bus”

6、命令，弹出 “Insert Node or Bus”界面； 在Node Finder界面中，在Filter列表中选择Pins:all，在 Named栏中键入“*”，然后单击List按钮，则在“Nodes Found” 中会出现所有节点名。Node Found栏中选择要加入波形文件中的节点（可用Shift键 或Ctrl键选择多个连续或不连续的节点，此处选择 A3,A2,A1,E,Y节点)，单击右箭头，将所选择节点送入 “Selected Nodes”栏中。 单击“OK”，则所选的信号和组出现在波形编辑器中结果如下图 5.保存文件 。执行“FileSave As”命令，仿真文件名为与工程文件名 （

7、_3to8decode）同名，后缀为.vwf，并选中“Add file to current project”复选框，将其加入到本工程中。仿真文件创建完成（二）进行仿真 1. 指定仿真器设置 1）执行“Assignments Settings”命令，打开Settings对话框。 2）在Category列表中选择Simulator Settings ，则显示Simulator页面。 3）若要进行功能仿真，则在Simulation栏中选择Functional；若要进行 时序仿真，则在 Simulation栏中选择Timing。此处选择Functional。 4）指定仿真文件，这里为_3to8decode.vwf。 5）执行“Processing Generate Functional Simulation Netlist”命令， 生成网表。 6）执行“Processing Start Simulation”命令，开始仿真。仿真结果如下图后续：观察RTL电路 ，选择toolnetlist viewer命令结果如下图