矿大EDA实验报告.docx

1、矿大EDA实验报告EDA实验报告 学院：计算机学院 专业：计算机科学与技术 姓名： 班级： 学号： 指导老师： 实验一一、实验目的 熟悉Quartus2的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验原理 VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的组合电路，并结合QuartusII环境和实验电路进行硬件测试。三、实验任务 1、首先利用Quartus2完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，给出仿真波形。最后在试验系统上进行硬件测试，验

2、证本项设计的功能； 2、将任务1中的多路选择器看成是一个元件mux21a，利用元件例话语句描述。四、实验程序及实验图 程序代码; 2选1选择器：LIBRARY IEEE; -mux21aUSE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21a IS PORT (a,b,s:IN BIT; y:OUT BIT);END ENTITY;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s=0THEN y=a; ELSE ya2,b=a3,s=s0,y=tmp); U2:mux21a PORT MAP(

3、a=a1,b=tmp,s=s1,y=outy);END bhv; 时序图： 功能图：五、实验总结 本次实验主要是熟悉Quartus2的具体操作，按照书上的操作进行，不过在这过程中也遇到不少问题，例如在进行任务2时我在mux21a文件夹里又新建了mux21文件夹，把mux21.vhd存放于其中，结果导致mux21.vhd编译总是出现错误，最后问了其他同学才知道错在哪里，虽然错了这么多次，不过对Quartus2的各个工具也十分熟悉了；同时也加深通过VHDL语言来实现组合电路的理解。实验二1、实验目的学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验原理 本试验中所要设计的计数器

4、，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，RST是异步清零信号，高电平有效；CLK是计数时钟，同时也是锁存信号；EN为计数器输出使能控制。当EN为1时，加法计数器的输出值加载于锁存器的数据端；当EN为0时锁存器输出为高阻态。当计数器输出“1010”时，进位信号COUT为“1”。三、实验任务 1、设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程； 2、设计一个带有异步复位和同步时钟使能的十进制计数器。四、实验程序及实验图 程序代码; 触发器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX IS PORT

5、(D,CLK:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE ONE OF MUX IS SIGNAL Q1:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLK=1 THEN Q1=D; END IF; END PROCESS; Q0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF CQI0); END IF ; END IF ; END IF; IF CQI=9 THEN COUT=1; ELSE COUT=0; END IF ; Q0); ELSIF CLKEV

6、ENT AND CLK=1 THEN IF EN=1 THEN IF CQI0); END IF ; END IF ; END IF; IF CQI=9 THEN COUT=1; ELSE COUTQQQQQQQQQQNULL; END CASE; END PROCESS;END BHV; 时序图：功能图：五、实验总结 本次实验有一个综合效果，将计数器与数码管显示连接起来，达到在数码管上铜鼓控制按键实现技术效果，实验中需要注意的是对Q的赋值，因为书上写的是阴极，而在实验机上的数码管是阳极的，所以应写成反码形式，而在做时序图的时候发现Q的输出值显示为十进制，不是二进制形式，是因为在赋值前未加“B

7、”符号，如果加上的话就会显示为二进制了;CASE CQI IS WHEN0000=QQQQQQQQQQNULL; END CASE;实验一 利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。 半加器h-adder

8、由与门、同或门和非门构成。四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。QuartusII设计流程见教材第五章:QuartusII应用向导。2.设计1位全加器原理图（1）生成一个新的图形文件（file-new-graphic editor）（2）按照给定的原理图输入逻辑门(symbolenter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。（5）创建缺省（Default）符号：在 File

9、菜单中选择 Create Symbol Files for Current File 项，即可创建一个设计的符号，该符号可被高层设计调用。3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file-new-Other Files-Vector Waveform File），保存后进行仿真（Processing -Start Simulation），对4位全加器进行时序仿真。给出波形图，并分析仿真结果是否正确。1位半加器：原理图：仿真波形：1位全加器：原理图：仿真波

10、形：4位全加器：原理图：仿真波形：4位全加器仿真结果正确：例：0011(A)+0111(B)+0(CI)结果为1010(S)，进位CO为0。5思考 如何在原理图中输入一个总线，并与其他总线连接？ 先选中细线，然后右击，选”bus line”,总线是以粗线条表示。与其他总线连接：例如一根8位的总线 bus17.0欲与另三根分别为1、3、4个位宽的连线相接，则它们的标号可分别表示为bus10,bus13.1,bus17.4。实验二 简单组合电路的设计一、实验目的：熟悉QuartusII VHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验原理 VHDL硬件描

11、述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硬件测试。三、实验内容：1） 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。2） 用VHDL语言设计一个四选一数据选择器电路。要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。3）硬件测试（选用器件 E

12、PF10K10 Pin84）管脚锁定：1）一位全加器 a PIO23(I/O19) 30 SW1 b PIO24(I/O20) 35 SW2 ci PIO25(I/O21) 36 SW3 s PIO21(I/O16) 27 LED10 co PIO19(I/O8) 29 LED122)四选一数据选择器 a1 PIO23 30 SW1 a0 PIO24 35 SW2d3 PIO27 38 SW5d2 PIO28 39 SW6d1 PIO29 47 SW7d0 PIO30 42 SW8yout 29 LED12四、思考题 比较原理图输入法和文本输入法的优缺点。实验结果：一位全加器的VHDL描述：半

13、加器的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder ISBEGINso =NOT (a XOR (NOT b);co=a AND b;END ARCHITECTURE fh1;或门的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a,b:IN S

14、TD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc ain,b=bin,co=d,so=e);u2:h_adder PORT MAP(a=e,b=cin,co=f,so=sum);u3: or2a PORT MAP(a=d,b=f,c=cout);END ARCHITECTURE fd1;仿真波形：硬件测试结果及分析：ain PIN_233 SW1bin PIN_234 SW2cin PIN_235 SW3cout PIN_1 LED1sum PIN_2 LED2SW1SW2SW3LED1LED

15、2000暗暗001暗亮010暗亮011亮暗100暗亮101亮暗110亮暗111亮亮得结果正确。四选一数据选择器的VHDL描述：二选一数据选择器的VHDL描述：ENTITY mux21a ISPORT (a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINyd0,b=d2,s=a1,y=e);u2:mux21a port map(a=d1,b=d3,s=a1,y=f);u3:mux21a port map(a=e,b=f,s=a0,y=yout);end architecture f

16、d1;仿真波形：硬件测试结果及分析：a1 PIN_233 SW1a0 PIN_234 SW2d0 PIN_235 SW3d1 PIN_236 SW4d2 PIN_237 SW5d3 PIN_238 SW6yout PIN_1 LED1SW1SW2SW3SW4SW5SW6LED1001000亮010100亮100100暗110001亮此结果正确。回答问题：原理图输入法的优点：1. 设计者进行电子线路设计不需要增加新的相关知识；2. 设计过程形象直观；3. 由于设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用。原理图输入法的缺点：1. 图形文件兼容性差；2. 随着电路设计规模的扩大，原理图输

17、入描述方式必然引起一系列难以克服的困难，如电路功能原理的易读性下降，错误排查困难，整体调整和结构升级困难等；3. 由于图形文件的不兼容性，性能优秀的电路模块的移植和再利用十分困难；4. 由于在原理图中已确定了设计系统的基本电路结构和元件，留给综合器和适配器的优化选择的空间已十分有限，因此难以实现用户所希望的面积，速度以及不同风格的综合优化；5. 在设计中，由于必须直接面对硬件模块的选用，因此行为模型的建立将无从谈起，从而无法实现真实意义上的自顶向下的设计方案。但是HDL文本输入的设计方法，基本上克服了用原理图输入法存在的所有弊端，所以HDL输入设计仍然是最基本、最有效和通用的输入方法。实验三

18、简单时序电路的设计一、实验目的： 熟悉QuartusII的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。二、实验原理 时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的90以上。触发器是时序电路的基本单元，本实验中将涉及到边沿触发和电平触发两种电路结构，其中边沿触发是实际电路实现的主要方式。三、 实验内容1） 设计一个上升沿触发的D触发器 输入：D 输出：Q 触发时钟：CLK2） 设计同步/异步清零D触发器触发器有两种清零方式：同步当触发沿到来时，若清零信号有效，则实现清零；异步任何时候清零信号一旦有效，触发器马上清零，而不论触发沿是否到来。在以上设计的D触发器基础上，加入清零端rst，分别实现同步和异步清零方式。3） 设计一个高电平有效的锁存器 输入：D 输出：Q 触发：E 电平触发的锁存器与沿触发的触发器不同之处在于当触发端处于有效电平时，输出等于输出，随输入变化；触发端无效时输出保持不变。4） 在QuartusII环境下对以上设计的模块进行编译