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1、VLSI导论复习第一章1 VLSI设计的层次以及每一层主要关注的对象，未来VLSI Design Flow and Abstraction; Future.Major levels of abstractionSpecification，技术规范设计用户提出对芯片用途、运行速度等的说明，规范多数是不完全的，只是一组要求Behavior，行为级设计行为描述比规范说明详细，规范通常用文字描述，而行为通常用可执行程序建模来描述Register-transfer，寄存器传输级设计系统的时间行为是完全确定的，一直每个时钟周期内的输入信号和输出信号而逻辑信号并不是以逻辑门形式给出的，系统功能由存储在抽象存

2、储单元中的布尔函数来定义，从不而落就函数中仅仅能得到粗略的延时和面积估计Logic逻辑设计根据逻辑门、锁存器和触发器的布尔逻辑特性进行系统设计，尽管已知系统结构，但还是不能计算完全的精确延时Circuit电路设计由晶体管实现电路系统Layout版图设计及早前的最后一级设计，由版图提取出寄生电阻和电容，然后加到所描述的电路中，从而进行更精确的仿真。FutureVLSI technology is going to 14nm, and will scale down to the limit of molecule or atom level (Stability?) Power: Importa

3、nt for portable device to decrease leakage current. Interconnect: When VLSI technology scale down, the delay of interconnect is more and more important, because the RC of interconnect is almost no changed (the switch time of transistor is decreased) 3D transistor and 3D IC Wafer level package Design

4、 complexity: Integrated with biologic and optic device, and MEMS, and co-design with software, the ICs will be more intelligent -How to reuse?C-nanotube, successors?在碳纳米管的内部可以填充金属、氧化物等物质，这样碳纳米管可以作为模具，首先用金属等物质灌满碳纳米管，再把碳层腐蚀掉，就可以制备出最细的纳米尺度的导线，或者全新的一维材料，在未来的分子电子学器件或纳米电子学器件中得到应用。有些碳纳米管本身还可以作为纳米尺度的导线。这样利用

5、碳纳米管或者相关技术制备的微型导线可以置于硅芯片上，用来生产更加复杂的电路。第二章MOS管与连接的版图、基本制造步骤MOS transistor and layout, basic fabrication steps.版图是VLSI设计中最低层的抽象设计，它将被直接交给芯片制造厂作为指导生产电路的图案。版图中矩形的构形决定了电路的拓扑结构和元件的特征。基本制造步骤1） 在衬底中选择性掺杂形成N阱和P阱2） 在衬底顶部增加或去除一层二氧化硅绝缘层3） 沉淀多晶硅或金属材料构成的连线，它们和衬底之间可由二氧化硅绝缘开。注意自对准工艺漏电流与亚阈值电流Leakage current and subt

6、hreshold current当栅电压低于阈值电压时，漏源间的电流并不会马上降低到0，而是有形形色色的漏电流穿过晶体管的不同部分，这在低功耗应用中会变得非常重要。晶体管中反向偏置PN结的反偏电流，亚阈值电流，漏极感应势垒降低是一种漏极耗尽区与源之间的内部作用， 而引起源电位势垒降低的效应，栅诱导漏极漏电效应，穿通电流，栅氧化物隧道电流，热载流子纳米技术中，亚阈值电流是最大的泄漏电流源。当栅极电压低于阈值电压时，沟道上将携带弱反型电流。设计规则Design rules为了尽可能使所有制备的常见问题出现的可能性减到最小，并进一步使成品芯片的数量（产量）达到可接受的量级。设计规则是由制造工艺特性决

7、定的，主导了版图中的每个元件及其相互关系（相互关系是指元件间的间距及其连接），还决定了芯片设计的底层，即物理性质，包括每个单独逻辑门可以做多小，门间的连线可以做多小，以及决定延迟的那些寄生电阻和电容的大小。静态互补门电路Static complementary logic.电路中由p管构成的上拉电路与由n管构成的下拉电路构成互补网络。而且静态互补门是静态的，不依赖储存的电荷来工作。（简单，高效，可靠，故应用广泛）AOI/OAI门电路AOI/OAI gatesAOI: and/or/invert与或非门 OAI: or/and/invert非或与门可以实现更大规模的电路，计算乘积的和或和的乘积更

8、快些，并且使用的面积也会小一些。CMOS门电路功耗分析与动态功耗E x f = f CL(VDD - VSS)2.Power analysis of CMOS circuits and dynamic power E x f = f CL(VDD - VSS)2第三章静态互补门电路所谓静态是指它不依赖存储电荷来工作；它是互补门，因为它是由两个互补（对偶）的P型和N型晶体管组成。它是P型晶体管组成的上拉电路和N型晶体管组成的下拉电路，门的输出可以通过上拉电路连接到VDD或通过下拉电路连接到VSS,互补以确保输出端任何时刻总能连接到电源或地上，否则会导致输出的不确定以及电源和地之间的短路。AOI/

9、OAI门电路例如一个AOI-21电路，有一个乘积项有两个输入，另一个乘积项有一个输入，然后再去或非。具体看电路，拓扑结构采用静态互补门。CMOS门电路功耗分析与动态功耗E x f = f CL(VDD - VSS)2（1）动态功耗：驱动门输出端变化到另一个新值所消耗的功率。静态功耗：门处于静止状态，其输出端不发生变化时所消耗的功率。（2）早期CMOS工艺中静态功率可以忽略但在现代纳米工艺中静态功耗已经超过动态功耗。（3）反相器动态总功耗为f* CL(VDD - VSS)2，可以看到CMOS电路的动态功耗取决于它的工作频率，因为这部分功耗是由信号变化引起的；另外也取决于晶体管的尺寸，因为尺寸决定

10、了电容CL的值。晶体管的电流并不决定功耗而只决定电路运行的最大速度。（4）CMOS功耗与等效电阻无关：CMOS消耗的仅仅是动态功率，取决于流过电容的电流，而流过电阻的电路即稳态电流主要用于计算静态功率，因此电阻仅仅决定最大工作速率而不是功耗。 第四章标准单元版图结构主要由小的逻辑单元组成：逻辑门、触发器等；主要分为布局和布线布局是指版图中确定各种逻辑单元的摆放位置；布线是指确定各个单元或部件之间的连线。显然布线和布局是相互影响的，首先，只有布局结束才能展开布线；同时布线质量又是评判布局质量的唯一标准。关键路径决定系统性能的最长路径成为关键路径，不仅指出系统的周期，更指明了如何改进逻辑电路可以提

11、高系统性能。虚假路径在实际系统中存在这么一些电路，虽然他们在时序分析图中的对应路径存在状态变化，但是这些电路并不对整个组合逻辑的延时有任何影响。逻辑综合与优化逻辑综合是指将布尔函数转化为通过元器件库中的逻辑门组合而成的电路。逻辑优化为了减小面积和符合时间约束的要求。Technology-independent优化仅在布尔表达式层面进行优化以因子数的多少评估大小（面积）利用共因子提取、重代入（resubstitution）、最小化优化表达式用简单的延时模型进行评估Technology-dependent优化将布尔表达式布线到cell library考虑面积延时在布图的过程中加入优化精确的延时模型

12、门电路与组合逻辑网络的SA0/SA1测试这个考点应该为大题。冗余逻辑就是逻辑门表达式没有化简导致在电路中出现了多余的逻辑门。第五章锁存器与触发器 Latch and Flip Flop锁存器是透明的，内部存储器直接连到输出端，输入输出端口直接联通；触发器是不透明的，输入数据的读取和输出端口的改变是两个分开的步骤。建立时间与保持时间建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被

13、打入触发器。 建立时间s，传播时间p，组合逻辑C, 时钟周期约束：保持时间约束： Mealy 、Moore时序机(状态机)米利状态机是指输出由当前状态和当前输入共同决定的时序状态机；摩尔状态机是指输出仅有当前状态决定的时序状态机；状态机的时序规则：1. 组合逻辑门不能连接成环路2. 所有元件必须有边界延时不可到达状态不可到达的状态是指在状态机的编码过程中，不在状态机运行步骤中的一些状态；在状态机执行过程中，为防止一些意外因素使得状态机错误，应使不可到达状态无条件地指向状态机中的复位状态。第六章先行进位加法器Carry-Lookahead Adder; 超前进位加法器通过传输变量P和生成变量G来

14、超前进位链的输出，如ci+1可以表达成只与Ci-2相关，这样就使得了进位链不需要一步一步进行传输，从而提高了进位计算速度。进位跳跃加法器Carry-Skip Adder;进位旁路加法器在进位链中，通过将进位输入和进位输出相同的加法器形成一个组别，由此在一个组内，进位就可以直接进行传播，加快了进位链的速度，降低了功耗。进位选择加法器Carry-Select Adder;进位选择加法器通过先计算出进位输入为0和1时的输出的值，并通过实际过程中的进位输入，利用多路选择器选择输出，面积较大，时间效率较高。Booth编码原理Booth Encoding;布思乘法器通过将乘法的补码形式转换为以相邻三位关系

15、为基本的编码方式，其表达式为 ，由此在实际进行乘法运算时，可将其中一个乘数利用布思编码展开，过程中应当考虑最高位和最低位（即考察位）进行扩展，通过移位相加即可得到最终的两数相乘的结果。加减法运算器与简单的加法器在速度和面积上相当算术逻辑运算部件结构ALU and Function Block; 算术逻辑运算单元是通过设置操作码来控制和选择ALU具体执行功能的电路模块，其既可以执行算术运算，又可以进行逻辑运算。Wallace 树与进位保留加法器Wallace Tree and Carry Save Adder.进位保留加法器逻辑与全加器相一致，但是进位输出不直接连到下一位的进位输入，即三个输入两

16、个输出的加法器。华莱士树形结构进一步优化了进位保留加法器链的长度，可用于乘法器的设计，并结合布思编码。布线复杂度高，需要大量加法器在对速度要求不高的情况下不采用第七章Routing Channel 通道在模块的边沿处终止 有很多不同的通道选择Sliceable Floorplan 可切割布图规划 可以被递归地切成两块而不把任何的block破坏 可切割布图规划保证没有风车结构 因此保证可以按顺序布线Planar Power/Ground Routing Theorem 画一条可以分隔一个cell中所有VDD和BSS的直线 如果布图规划中所有的cell都可以这么分隔 则存在一种布线，VDD和VSS

17、不必要cross each otherESD protection Elctrostastic discharge protection 静电放电保护 ESD保护电路常常采用电阻来限制由尖峰电压产生的电流 电阻一般由焊盘和保护电路之间的长扩散区构成 同时 也常常采用寄生双极型三极管用做二极管来吸收输出节点的过电流 这样 NPN晶体管可以将负向电压摆幅限制在VSS以下0.7V的范围内 PNP可以将正向电压摆幅限制在VDD以上0.7V范围内 标准掩膜版可以用来生成PNP 和NPN晶体管 但是版图必须仔细设计以使产生的闩锁效应概率最小第八章Chapter 8Architecture DesignGo

18、als of simulation 功能验证 时间测试 timing 功耗测试/计算 可靠性验证 testabilityTestbench is a nodel used to exercise a simulation 提供激励 检查输出 帮助自我验证 help automate design verification 同一个testbench可以对 行为级和RTL级进行验证High-level Synthesis 高层综合 RTL不是对系统行为最抽像的描述 行为可以由自然语言或者算法代码描述（没有明确时钟周期） 高层综合（行为综合） 将VHDL语言综合 transforms an unsc

19、heduled behavior into a register-transfer behavior and finally transforms to standard-cell based implementationScheduling and Binding 调度与绑定 scheduling 确定系统运行的时钟周期 和时钟 Binding (allocation) 选择每个units要秩序的功能和操作 两者相互依靠 最优的binding由scheduling确定 最优的scheduling则需要在binding限制下才能得到 一般 在设定binding限制后 先做sheduling 再做binding 然后再重复以上步骤Semicustom Design 半定制设计 代工厂提供标准单元库、门阵列、可编程逻辑器件等等 用户提出需求 利用CAD工具实现逻辑连接并且完成IC的设计过程Intellectual Property (IP) 智权芯核 按照可重用规范设计 结果可预计 可预先验证的模块SoC 系统芯片 一个将计算机或其他电子系统集成单一芯片的集成电路并有嵌入式软件的全部内容(wiki) 具有可编程和特定用于应用程序的模块 能够处理多种混合信号