集成电路设计综合实验.docx

1、集成电路设计综合实验集成电路板图设计实验报告实验要求1 掌握 Linux 常用命令（ ls 、 pwd、cd 等）。2 掌握集成电路设计流程。3 掌握 cadence 软件的使用。二 实验内容1.CMO反相器的设计。（包括原理图、电路符号、仿真图形、版图）2.CMO传输门的设计。（包括原理图、电路符号、仿真图形、版图）3.实验目的学习使用EDA工具Cade nee schematic Editor, 并进行电 路的设计与分析。为将来的进行别的课程设计、毕业设计做准 备，也为以后从事集成电路设计行业打下基础。4.时间安排第一周：CMOS反相器原理设计、验证、版图设计。第二周：CMO传输门原理设计

2、、验证、版图设计。5.实验过程及图形实验1. CMOS反相器的设计CMOS反相器原理常为了保证正常工作，要求Vdd|V GS(th)P I+V GS(th)N。 若输入VI为低电平(如 0V)，则负载管导通，输入管截止，输出电压接近 Vddo若输入Vi为高 电平(如Vdd)，则输入管导通，负载管截止，输出电压接近 0V。综上所述，当VI为低电平时Vo为高电平；VI为高电平时Vo为低 电平，电路实现了非逻辑运算，是非门一一反相器。设计步骤(1).画出电路的原理图、r；prT7osrr =60 饷 lw=600nnmo&(2).生成symbol器件图)(3 )生成仿真电路图(4 )进行仿真，并生成

3、仿真波形图(5)根据电路图画出版图，并进行 DRC验证。CMO传输门原理当控制端为低电平0时，VT1管导通，此时输入端A的输入信号 可通过导通的VT1管从F端输出；当控制端C为高电平1时，VT2管 导通，此时输入端A的输入信号可通过导通的 VT2管从F端输出；当 控制端石为I时VT1管截止，当控制端C为0时VT2管截止，这时传 输门处于截止状态，输出端无法输出 A端的信号。一C、C是传输门的两个控制端，这两个控制端的控制作用是相同的,只是一个是高电平控制，即 C端；另一个是低电平控制，即石。在数 字系统电路中像这样个咼电平控制、一个低电平控制的电路有许 多。设计步骤 (1).画出电路的原理图(

4、2).生成symbol (器件图)(3 )进行仿真，并生成仿真电路图(4 )进行仿真，并生成仿真波形图JM E驰Trhit僧站;RMA(5)根据电路图画出版图，并进行 DRC验证。Yp五、心得体会为期两周的课程设计落下了帷幕，在这次的课程设计中不仅检验了我 所学习的知识，也培养了我如何去把握一件事情，如何去做一件事情， 又如何完成一件事情。在刚开始进行课程设计时，急于求成，致使错 误百出。后来，我调整心态，一步一个脚印。最后一点一点的做出了结果。在这次课设中， 我更加深刻的认识了 “千里之行始于足下 ”这句 话。Cadence软件和我们专业息息相关，这次课设和我们专业的相关 度很高，只有搞好这次课设才有可能学好以后的课程内容。 通过这次 课设提高了我自己的动手能力，同时也提高了自己的独立思考能力、 解决问题的能力。 在做这次课程设计的过程中， 有过失败的泄气， 也 有过成功的喜悦。 也发现了一些自己平时学习中的不足， 但终究还是 完成了这次任务。 在此感谢老师的细致讲解， 我也多次向老师提出问 题，感谢老师的耐心解答啊。同时，也感谢各位同学的关怀与帮助， 正是因为同学帮我做了虚拟系统， 所以才会顺利完成课程设计。 谢谢 你们的关怀与帮助。 由于本人水平有限， 难免会有一些谬误， 欢迎老 师批评指正，我将不胜感激。