可编程逻辑实验报告.docx

1、可编程逻辑实验报告西安邮电学院可编程逻辑实验报告班 级：班内序号：学生姓名 ：学号：时间：实验一：用原理图输入法设计门电路一：实验目的：1 通过一个简单的反相器实现，初步了解CPLD开发的全过程；2 学会利用软件和硬件实现对数字电路的逻辑功能进行验证和分析；3 能够通过CPLD开发实现具有反相器功能的数字电路。二：实验所用仪表及主要器材： MAX+plus软件三：实验原理简述（原程序、真值表、原理图）:真值表：X Y 0 11 0原理图：四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）：仿真波形图：五：实验心得（实验中问题的解决方法等）：经过第一次实验，初步了解了CPLD

2、开发的全过程，在实验时由于是第一次接触MAX+plus软件，所以有些不适应，实验过程中也遇到了很多麻烦，但在严格按照书上的步骤进行试验后，掌握了一定的基础。实验二 用文本输入法设计门电路一：实验目的1 通过各种常见电路的实现，进一步熟悉CPLD开发的全过程；2 认识各种常见门电路，并掌握它们的逻辑功能。3 能够通过CPLD的开发实现具有门电路的数字电路。二：实验所用仪表及主要器材 MAX+plus软件三：实验原理简述（原程序、真值表、原理图）1 与门： 1）原程序：Library ieeeUse ieee.std_logic_1164.allEntity and2 isPort(a,b:in

3、std_logicy:out std_logic)End;Architecture rel_1 of and2 is BeginY=a xor b; 2) 真值表： a b y 0 0 0 0 1 0 1 0 0 1 1 12 或门： 1）原程序：Library ieeeUse ieee.std_logic_1164.allEntity or2 isPort(a,b:in std_logicy:out std_logic)End;Architecture rel_1 of or2 is BeginY=a xor b; 2) 真值表: a b y 0 0 0 0 1 1 1 0 1 1 1 1

4、3 与非门： 1）原程序：Library ieeeUse ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logicy:out std_logic)End;Architecture rel_1 of nand2 is BeginY=a xor b; 2) 真值表: a b y 0 0 1 0 1 1 1 0 1 1 1 0 4 或非门: 1) 原程序：Library ieeeUse ieee.std_logic_1164.allEntity nor2 isPort(a,b:in std_logicy:out std_logic)End

5、;Architecture rel_1 of nor2 is BeginY=a xor b; 2) 真值表： a b y 0 0 1 0 1 0 1 0 0 1 1 0 5 异或门： 1）原程序: Library ieeeUse ieee.std_logic_1164.allEntity xor2 isPort(a,b:in std_logicy:out std_logic)End;Architecture rel_1 of xor2 is BeginY=a xor b; 2) 真值表： a b y 0 0 0 0 1 1 1 0 1 1 1 0 6 同或门： 1)原程序： Library i

6、eeeUse ieee.std_logic_1164.allEntity xnor2 isPort(a,b:in std_logicy:out std_logic)End;Architecture rel_1 of xnor2 is BeginYyyyyyyyyyyyyyyyyyyyyyyyyyyyy=ZZZZ; End case; End process;End;真值表：aY00000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100

7、111110011011111001（2）二进制全减器Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all; Entity e4_2_jian2 isPort(a,b,ci:in std_logic; f,co:out std_logic);End;Architecture rel_1 of e4_2_jian2 isBeginProcess(a,b,ci)BeginIf(a=0 and b=0 and ci=0)then F=0;co=0;elsif(a=0 and b=0 and ci=1)then

8、 F=1;co=1;elsif(a=0 and b=1 and ci=0)then F=1;co=1;elsif(a=0 and b=1 and ci=1)then F=0;co=1;elsif(a=1 and b=0 and ci=0)then F=1;co=0; elsif(a=1 and b=0 and ci=1)then F=0;co=0;elsif(a=1 and b=1 and ci=0)then F=0;co=0;else F=1; Co=1;End if;End process;End;真值表：abcifco00000001110101101101100101010011000

9、11111(3)开关控制电路源程序：Library ieee;Use ieee.std_logic_1164.all;entity e4_3_switcher isport(a,b,c:in std_logic;f:out std_logic);end;architecture bhv of e4_3_switcher isbegin process(a,b,c)begin if(a=0and b=0and c=0) thenf=0;elsif(a=0and b=0and c=1) thenf=1;elsif(a=0and b=1and c=0) thenf=1;elsif(a=0and b=

10、1and c=1) thenf=0;elsif(a=1and b=0and c=0) thenf=1;elsif(a=1and b=0and c=1) thenf=0;elsif(a=1and b=1and c=0) thenf=0;elsif(a=1and b=1and c=1) thenf=0;elsefyyyyyyyyyyyyyyyyy=ZZZZZZZ; end case; end process;end; 真值表：输入 输出数字 A3A2A1A0 YaYbYcYdYeYfYg 字型0 0 0 0 0 1 1 1 1 1 1 0 01 0 0 0 1 0 1 1 0 0 0 0 12 0

11、 0 1 0 1 1 0 1 1 0 1 23 0 0 1 1 1 1 1 1 0 0 1 34 0 1 0 0 0 1 1 0 0 1 1 45 0 1 0 1 1 0 1 1 0 1 1 56 0 1 1 0 1 0 1 1 1 1 1 67 0 1 1 1 1 1 1 0 0 0 0 78 1 0 0 0 1 1 1 1 1 1 1 89 1 0 0 1 1 1 1 1 0 1 1 910 1 0 1 0 1 1 1 0 1 1 1 A11 1 0 1 1 0 0 1 1 1 1 1 B12 1 1 0 0 1 0 0 1 1 1 0 C13 1 1 0 1 0 1 1 1 1 0 1

12、D14 1 1 1 0 1 0 0 1 1 1 1 E15 1 1 1 1 1 0 0 0 1 1 1 F四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析） 实验波形图 五：实验心得（实验中问题的解决方法等）经过做这个实验使我们更进一步的了解了数码管的工作原理。开始的时候对共阴极数码管和共阳极数码管的认识不是很清楚，通过查阅资料了解数码管的封装，然后来对应它的管脚。 实验六 触发器设计一：实验目的1：认识RS触发器，JK触发器，D触发器和T触发器;2: 掌握RS触发器，JK触发器，D触发器和T触发器的逻辑功能和动作特点。二：实验原理简述源程序：1，钟控RS触发器Librar

13、y ieee;Use ieee.std_logic_1164.all;Entity rsff_1 isPort(r,s:bit; cp:in std_logic; q,qb:buffer bit);End; Architecture rtl of rsff_1 isBegin process(cp,r,s) Begin if(cp=1)then qb=s nor q; q=r nor qb; end if; end process; end;真值表： CLK R S Q 1 0 0 Q 1 0 1 1 1 1 0 0 1 1 1 X 0 X X Q2，JK触发器Library ieee;Use

14、 ieee.std_logic_1164.all;Entity test10 isPort(pset,clr,clk,j,k:in std_logic;q,qb:out std_logic);End test10;Architecture rtl of test10 isSignal q_s,qb_s:std_logic;BeginProcess(pset,clr,clk,j,k)BeginIF(pset=0)and (clr=1) thenq_s=1;qb_s=0;ELSIF(pset=1)and(clr=0)thenq_s=0;qb_s=1;ELSIF(clkEVENT and clk=1

15、)thenIF(j=0)and (k=1)thenq_s=1;qb_s=0;ELSIF(j=1)and(k=0)thenq_s=0;qb_s=1;ELSIF(j=1)and(k=1)thenq_s=NOT q_s;qb_s=NOT qb_s;END IF;END IF;q=NOT q_s;qb=NOT qb_s;END Process;END rtl真值表：PRN CLRN CP J K Q1 0 X X X 10 1 X X X 01 1 X X X 10 0 ; 0 0 hold0 0 1 0 10 0 0 1 00 0 1 1 Toggle3，D触发器Library ieee;Use i

16、eee.std_logic_1164.all;Entity test11 isPort(pset,clr,clk,d:in std_logic;q,qb:out std_logic);End;Architecture rtl of test11 isSignal q_s,qb_s:std_logic;BeginProcess(pset,clr,clk,d)BeginIF(pset=0)and (clr=1) thenq_s=1;qb_s=0;ELSIF(pset=1)and(clr=0)thenq_s=0;qb_s=1;ELSIF(clkEVENT and clk=1)thenIF(d=0) thenq_s=1;qb_s=0;ELSIF(d=1)thenq_s=0;qb_s=1;END IF;END IF;q=NOT q_s;qb=NOT qb_s;END Process;END rtl;真值表： PRN CLRN CLK D Q 1 0 X X 1 0 1 X X 0 1 1 X X 1 0 0 1 1 0 0 0 0 0 0 0 X hold三、实验测量记录1：RS触发器波形图： 2：JK触发器波形图：3：D触发器波形图：四、实验分析 通过这次实验，我认识RS触发器，JK触发