计算机结构原理超级精简.docx

1、计算机结构原理超级精简第一章 计算机系统概论例题精析1. C 2. D3. 解答：计算机系统包括硬件和软件。从计算机层次结构来看，它通常有五个以上的层次，在每一层次（级）上都能进行程序设计。由下至上排序为：第一级微程序机器级，微指令由硬件直接执行；第二级传统机器级，用微程序解释机器指令；第三级操作系统级，一般用机器语言程序解释作业控制语句；第四级汇编语言机器级，这一级由汇编程序支持和执行；第五级高级语言机器级，采用高级语言，由各种高级语言编译程序支持和执行。此外，还可以有第六级应用语言机器级，采用各种面向问题的应用语言。4. 解答：由主存容量为64K32位，可得共需要数据线32根，存储字长为3

2、2位；由于MDR的位数与存储字长相等，故MDR为32位；由于MAR的位数对应存储单元的个数，且216=64K，故MAR为16位，地址线16根。因指令字长=机器字长=存储字长（32位），则IR、ACC、MQ、X均为32位。试题精选单项选择题1.B 2.B 3.D 4.C 5.D 6.D 7.C 8.D 9.D 10.C 11.A 12.C 13.C 14.C 15.D综合应用题1. 解答：CPI即执行一条指令所需的时钟周期（时钟频率f的倒数）数。本处理器共包括四种指令，那么CPI就是这四种指令的数学期望。即CPI=160%+218%+412%+810%=2.24MIPS即Million Inst

3、ructions Per Second（每秒执行百万条指令数）。已知处理器时钟频率为40MHz，即每秒包含40M个时钟周期，故MIPS=40CPI=402.24=17.9程序的执行时间T=CPIT_ICI=CPI（1/f）I=5.610-8I（s）。2. 解答：1）A机的CPU主频为8MHz，所有A机的CPU时钟周期=18MHz=0.125s。2）A机的平均指令周期=10.4MIPS=2.5s。3）A机平均每条指令的时钟周期数=2.5s0.125s=20.因微机A和B片内逻辑电路完全相同，所以B机平均每条指令的时钟周期数也为20.由于B机的CPU主频为12MHz，所以B机的CPU时钟周期=11

4、2MHz=1/12s。B机的平均指令周期=20（1/12）s=5/3s。B机的平均指令执行速度=1（5/3）s=0.6MIPS。另解：B机的平均执行速度=A机的平均指令执行速度（12/8）=0.4MIPS（12/8）=0.6MIPS。第二章 数据的表示和运算例题精析1.C 2.B 3.C 4.C 5.D 6.B 7.B 8.C 9.D 10. 组间并行；16；4.11. 327D=1 0100 0111B12.解答：奇校验码：11001110，偶校验码：11001111. 奇校验码：10001100，偶校验码：10001101.奇校验码：10101101，偶校验码：10101100.13.解答

5、：（1100）的循环校验码为M(x)x3+R(X)=1100000+010=1100010（模2加）。14.解答：浮点数的格式如下：阶符2阶码3数符2尾数9X=5/256=(101)2/28=2101(0.101000000)2Y=+59/1024=（111011）2/210=2100（0.111011000）2X补=11011,11.011000000Y补=11100,00.111011000 求阶差：E补=11011+00100=11111，知E=1。 对阶：X补=11100,11.101100000. 尾数求差：11.101100000 +11.000101000 10.11000100

6、0XY补=11100,10.110001000. 结果右规一次：XY补=11101,11.011000100. 正常阶码，无溢出，结果真值为23(0.1001111)2.试题精选单项选择题1.C 2.A 3.B 4.B 5.D 6.B 7.B 8.A 9.C 10.B 11.C 12.B 13.C 14.C 15.C 16.C 17.C 18.D 19.B 20.C 21.C 22.C 23.B 24.C 综合应用题1. 解答：1）表示一个补码整数：最高位为符号位，其他31位为数值位。其对应的真值二进制数表示为111 0000 0001 0000 0100 0000 0000 0000其十进制

7、值为（230+229+228+220+214）。2）表示一个无符号整数：全部32位均为数值位，其十进制值为231+227+226+225+224+223+222+221+219+218+217+216+215+2143）表示一个IEEE754标准的单精度浮点数：其阶码为00011111，对应十进制数为31.IEEE754标准中的阶码用移码表示，单精度浮点数的偏置值为127，所以阶码的十进制真值为31127=96.其尾数为1.110 1111 1100 0000 0000 0000(第一位为符号位)。IEEE754标准中的尾数用原码表示，且采用隐含尾数最高数位“1”的方法，隐含的“1”是一位整数

8、（即位权为20）。所以尾数真值为（20+21+22+24+25+26+27+28+29）单精度浮点数的真值为（20+21+22+24+25+26+27+28+29）2962. 解答：为判断溢出采用双符号位。1）y补=0.10101x+y补=x补+y补=00.11011+11.01011=00.00110无溢出，结果正确。xy补=x补+y补=00.11011+00.10101=01.10000两个符号位相反，出现溢出。双符号位为01表示发生正溢出，结果不正确。2）y补=0.11100x+y补=x补+y补=11.01010+11.00100=10.01110两个符号位相反，出现溢出。双符号位为10

9、表示发生负溢出，结果不正确。xy补=x补+y补=11.01010+00.11100=00.00110无溢出，结果正确。3. 解答：xy补=1.10011101，即xy=0.01100011.4. 解答：1）（3.8125）10=11.1101=1.1110121表示为IEEE754标准短实数时，阶码加7FH，即01H+7FH=80H；数符为0，尾数部分隐藏第一位1，即得机器数形式为0,1000 0000；1110 1000 0000 0000 0000 000表示为IEEE754标准长实数时，阶码加3FFH，即01H+3FFH=4000H；数符为0，尾数部分隐藏第一位1，即得机器数形式为0,1

10、00 0000 0000；1110 1000 000000(44个0)表示为IEEE754标准临时实数时，阶码加3FFFH，即01H+3FFFH=4000H；数符为0 ，没有隐藏位，即得机器数形式为0,100 0000 0000 0000；1111 0100 00000000(56个0)2）机器数为1100 0010 1111 1011 1101 0000 0000 0000，即1,1000 0101；1111 0111 1010 0000 0000 000，可知阶码为133-127=6；数符为1表示负数，尾数加上隐藏位后的二进制形式为1.1111 0111 1010 0000 0000 00

11、0，可知真值的二进制形式为1111101.11101，即十进制数为125.90625.5. 解答：1）串行进位方式：C1=G1+P1C0 其中：G1=A1B1，P1=A1B1C2=G2+P2C1 G2=A2B2，P2=A2B2C3=G3+P3C2 G3=A3B3，P3=A3B3C4=G4+P4C3 G4=A4B4，P4=A4B42）并行进位方式：C1=G1+P1C0C2=G2+P2G1+ P2 P1 C0C3=G3+P3G2+ P3 P2 G1 +P3 P2 P1C0C4=G4+P4G3+ P4 P3G2 + P4 P3 P2G1 + P4P3 P2 P1C0其中，G1 G4、P1 P4表达式

12、与串行进位方式相同。第3章 存储器系统的层次结构例题精析1.A 2.B 3.D 4.D 5.D 6.A 7.D 8.C 9.D 10.D 11. 解答：因为ta=tc/e，所以tc=tae=60ns0.85=51ns（Cache存取周期），tm=tcr=51ns4=204ns（主存存取周期）。因为e=tc/htc+（1-h）tm，所以h=0.94.12. 解答：1）主存容量=162562=8 192B，Cache容量=1682=256B，主存字地址=8+4=12位，Cache字地址=3+4=7位，如图3-17a所示。Cache 块号 块内地址 主存块号 块内地址Cache地址3位48位4主存地

13、址第0块第1块第7块Cache第0块第1块第255块主存a) Cache 块号 块内地址 主存块号 块内地址 3位 4位 8位 4位Cache地址5H8H33H8H第0块第1块第5块第7块Cache第0块第1块第33H块第FFH块主存b）图3-172）如图3-17 b）所示，由于每块16字，所以该主存字所在的主存块号为33H，由于是全相联映射，原先已经装入Cache的5个块依次在04号块，因此主存的第33H的块将装入Cache的第5块。对应Cache的字地址为1011000B，其中101为块号，1000为块内地址。3）如图3-18所示，由于表中地址为1的行中标记着36H的主存块号标志，则当CP

14、U送来主存的字地址为368H时，其主存块号为36H，所以命中。此时的Cache字地址为58H。图3-1813. 解答：1）数据Cache有8个Cache行，每个Cache行大小为64B，若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为864B=512B。2）数据Cache容量为512B，Cache地址为9位，有8个Cache行，块地址为3位，块的大小为64B，块内地址为6位，主存容量为256MB，按字节编址，256MB=228B，主存地址为28位，块标记为19位，采用直接映射方式，主存和Cache的地址格式分别为：27 9 8 6 5 0块标记块号块内偏移8 6

15、5 0块号块内偏移数组按行优先方式存放，首地址为320，数组元素占4个字节，可知a031的地址为320+314=444=1 1011 1100，可知其所在的主存块对应的Cache行号为110=6.a11的地址为320+（256+1）4=1348=101 0100 0100，可知其所在的主存块对应的Cache行号为101=5.3）数组a存放的数据量为2562564B=218B，占用218/64=212个内存块，按行优先方式存放。程序A逐行访问数组a，未命中次数为212，于是程序A的数据访问命中率为（216212）/216100%=93.75%程序B逐行访问数组a，由于数组a一行的数据量为1KB6

16、4B，所以访问第0列每个元素时都不命中。由于数组有256列，数据Cache仅有8行，故访问数组后续列元素时仍然不命中，于是程序B的数据访问命中率为0%。由于从Cache读数据比从内存读数据块很多，所以程序A的执行过程更短。试题精选单项选择题1.A 2.C 3.B 4.B 5.A 6.D 7.B 8.B 9.C 10.C 11.A 12.B 13.A 14.C 15.A 16.C 17.B 18.B 19.D 20.C 21.C 22.D 23.B 24.C 25.D 26.D 27.D填空题1. 写操作占总访存次数的_%。Cache命中率为_%。每块_个字。当Cache发生块替换时，有_%块需

17、要写回主存，其余的因未被修改过而不必写回主存。2. WT法：写主存次数占总访存次数的_%.WB法：（1-99%）30%4=1.2%。综合应用题1. 解答：假设存储器和交叉存储器连续读出m=4个字的信息总量都是q=64位4=256位顺序存储器和交叉存储器连续读出4个字所需的时间分别是t2=mT=4200ns=800ns=8107st1=T+（m1）t=200ns+350ns=350ns=3.5107s顺序存储器带宽：W2=q/t2=256bit/（8107）s=32107bit/s交叉存储器带宽：W1= q/t1=256bit/（3.5107）s=73107bit/s2. 解答：1）命中率H=N

18、c/(Nc+Nm)=1900/(1900+100)=0.95主存访问时间是Cache的倍率：r=tm/tc=250ns/50ns=5访问效率：e=1/r+(1r)H=1/5+(15)0.95=83.3%2）平均访问时间：ta=tc/e=50ns/0.833=60ns3. 解答：1）主存容量为2MB，按字节编址，所以主存地址为21位。每个块有8个字，每个字有32位，得出主存地址字段中字块内地址字段为5位。根据Cache容量为16KB=214B，字块大小为25B，得出Cache共有29块，故c=9.根据4路组相联映射2r=4，得r=2，则q=cr=7.主存字块标记位数为2175=9.其地址格式如下

19、：主存字块标记（9位）组地址（7位）字块内地址（5位）2）由于每个字块有8个字，所以CPU的0,1，100字单元分别在字块0至字块11和字块12中，采用4路组相联映射将分别映射到第0至第12组中，但高速缓存起始为空，所以第一次读时每一块中的第一个单元每命中，但后面10次每个单元均可以命中。所以命中率=（11101-13）/（11101）=98.8%。3）设高速缓存的存储周期为T，则主存的存储周期为5T。有高速缓存的访问时间=98.8%T+(1-98.8%)5T=1.048T。无高速缓存的访问时间=5T。所以提高倍数=（5/1.048）-1=3.77倍。4. 解答：1）存储器的总容量为16K16

20、位，RAM芯片为1K4位，故所需芯片总数为（16K16位）/(1K4位)=64片。2）由于存储单元数为16K，故地址长度为14位（设A13A0）。芯片单元数为1K，则占用地址长度为10位（A9A0）.每一组16位（4片），共16组，组与组间译码采用4:16译码器。组成框图如图3-21所示。图3-21 存储体的组成框图3）采用异步刷新方式，在2ms时间内分散地把芯片64行刷新一遍，故刷新信号的时间间隔为2ms/64=31.25s，即可取刷新信号周期为30s。5.1）将十六进制地址范围写成二进制地址码，并确定其总容量，如图3-22所示。图3-22 二进制地址码2）根据地址范围的容量以及该范围在计算

21、机系统中的作用，选择存储芯片。由6000H67FFH为系统程序区的范围，应选1片2K8位的ROM芯片。由6800H6BFFH为用户程序区的范围，应选2片1K4位的RAM芯片。3）存储芯片的片选逻辑图如图3-23所示。图3-23 存储芯片的片选逻辑图6. 解答：1）用虚拟地址1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324.2）主存实地址码=96000+0128=96128.3）虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程

22、序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入快表；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。7. 解答：根据图3-20已知，ROM1的地址空间为0000H3FFFH，ROM2的地址空间为4000H7FFFH，RAM1的地址空间为C000HDFFFH，RAM2的地址空间为E000HFFFFH。对应上述空间，地址码最高4位A15A12的状态如下：00000011 ROM101000111 ROM211001101 RAM111101111 RAM22:4译码器对A15、A14两位进行译码，产生4路输出，其

23、中，Y0=00对应ROM1，Y1=01对应ROM2，Y3=11对应RAM1和RAM2，然后用A13区分是RAM1（A13=0）还是RAM2（A13=1）。由此，两组端子的连接方法如下：15, 26, 37, 812，1114, 913。8. 解答：加速比SP=tM/tE，又tE=tch+（1-h）tM，本题中h=90%，tM=10tc，故可由上式解得SP=tM/tc+（1-h）tM=1/（0.10.9+1-0.9）=1/0.19=5.269. 解答：1）依据Cache的块容量和访问的块地址流序列可以画出图3-25.访问顺序12345678块地址序列1418141884810块分配情况14141

24、41414141414-18181818181818-8888-444-10-操作状态：调进调进命中命中调进调进命中调进图 3-25 Cache的地址分配（1）2）如图 3-26所示。访问顺序12345678块地址序列615613111087块分配情况66666101010-151515151588-131313137-11111111操作状态：调进调进命中调进调进替换替换替换图 3-26 Cache的地址分配（2）由于是全相联映射，且当访问从第6个地址开始时，Cache已经装不下，因此，按照先进先出的原则依次替换出第0块、第1块和第2块。10. 解答：1）主存有512K16=51210241

25、6=32768个块；有512K8K=64个区。2）Cache中有819216=512块；8192=213，Cache的字地址为13位；512=29,16=24，即块号和块内地址分别为9位和4位。3）主存有32768块16B/字块=219B，即字地址为19位。主存储器的字地址分为三段：区号、区内块号、块内字地址。区号的长度为19-13=6位，块号为9位，块内字地址为4位。4）主存中的第i块映射到Cache中第i mod 29个块中。5）根据j=i mod29，Cache块号=513 mod 29=1，即第1号块。根据k=i/29，区号=513/29=1，即区号标志为000001.6）16位主存字

26、地址为04011H=000 0100 0000 0001 0001，按此主存的块号为地址读出的主存区号标志000010000001（当前主存区号），故不命中。第4章 指令系统例题解析1.A 2.C 3.A 4. 解答：1）根据操作数地址码为6位，则二地址指令中操作码的位数为1666=4，这4位操作码可有16种操作。由于操作码固定，则除了零地址指令有M种，一地址指令有N种，剩下二地址指令最多有16MN种。2）采用扩展操作码技术，操作码位数可随地址数的减少而增加。对于二地址指令，指令字长16位减去两个地址码共12位，剩下4位操作码，共16种编码，去掉一种编码（如1111）用于一地址指令扩展，二地址

27、指令最多可有15种操作。3）采用扩展操作码技术，操作码位数可变，则二地址、一地址和零地址的操作码长度分别为4位、10位和16位。这样二地址指令操作码每减少一个，就可以多构成26条一地址指令操作码；一地址指令操作码每减少一个，就可以多构成26条零地址指令操作码。设一地址指令有R条，则一地址指令最多有（24P）26条，零地址指令最多有（24P）26R26条。根据题中给出零地址指令为Q条，即Q=（24P）26R26则R=（24P）26Q265. 解答：此题的指令编码格式如图4-11所示2位7位7位 011）OP地址码1地址码2操作码总共3条105位4位7位1100 02）OP寄存器索引操作数操作码总共6条1110 18位4位4位1111 0000OP寄存器索引1寄存器索引2操作码总共8条1111 01119位7位1111 1000 04）OP地址码操作码总共12条111 1101 1 1位11111110000000005）OP操作码总共32条1111111000011111图 4-116. 解答：1）算术逻辑指令格式为“寄存器寄存器”型，取单字长为16位，格式如下：