实验十三集成与非门参数测试.docx

1、实验十三集成与非门参数测试实验十三 集成与非门参数测试一、实验目的 1、掌握74LS20及74LS00型TTL集成与非门主要参数的测试方法； 2、掌握与非门逻辑功能的测试方法； 3、认识各种门电路及掌握空余端处理方法。二、试验原理T2 本实验所使用的74LS20（双四输入与非门）或74LS00（四二输入与非门）是一种低功耗肖特基集成TTL门电路，其电路图及引线功能及排列图如下： 图13-1 74LS00及74LS20采用肖特基二极管作为输入级，组成与门电路，而用三极管作为输出级而实现非的逻辑功能。下面分析该电路的工作过程： 输入端至少有一接低电平的情况“关门状态” 假设A端接低电平0.3V，则

2、VB1=0.3+0.2=0.5V（0.2V为肖特基二极管导通电压）。此电压使T1T2T5均截止，VCC通过8k电阻给T3、T4提供偏置电流，T3T4导通，且处于空载电流很小的饱和状态。输出高电平VOH达3.6V。输出电阻是复合管电阻，其数值很小，输出高电平稳定，且可带一定的拉电流负载（IOH）。 输入端全部接高电平(3.6V)“开门状态” 这时VB1=VBEI+VBE5=0.7+0.7=1.4V，各输入二极管均截止。T1、T5正偏且有足够大的基极流使T1、T5饱和导通，输出为低电平VOL=0.3V，VB3=VC1=VBE5+VCES1=0.7+0.3=1V，其电位差VB3-VC5=1-0.3=

3、0.7V，此值不会使T3、T4同时导通。但T3的发射极有一电阻，较易导通，故为微导通状态。T4截止，其很大的输出电阻作为T5的负载，所以T5这时可带较大的灌电流负载（IOL）。 以上分析说明74LS00和74LS20型TTL电路能实现“与非”的逻辑功能，7400为二输入与非门 ；7420为四输入与非门 。三、实验内容 1元件认识 观察集成芯片的外形，了解引脚排列及各管脚的位置和功用。 2参数测量7400/20 (1) 空载导通功耗PON的测量 测量电路如图13-2所示，与非门输入端全部开路、输出端空载，测量电源电流ICC ，得两个（或四个）与非门总的空载导通功耗。 图13-2此值小于20mW为

4、合格，测得： ICC= mA。& (2) 输入端短路电流IIS的测量图13-3 将与非门任一输入端经毫安表接地，如图13-3所示，其余各端悬空，毫安表读数即IIS值，此值小于0.4mA为合格。测得：VCC IIS = mA。& (3) 开门电平VON和关门电平VOFF的测量。 aVON的测量图13-4VI 测量电路如图13-4所示。在测量时，将VI从0逐渐增加,当输出端刚刚达到0. 35V左右时的输入电压即为VON，此值小于1.8V为合格。测得： VON= V。 bVOFF的测量 测量电路同上。调节输入电压VI，使开始时的输出端为低电平，然后逐渐减小VI，当输出端刚刚达到高电平2.7V时的输入

5、电压即为VOFF，此值大于0. 8V为合格。测得: VOFF = V。 (4)输出高电平VOH和输出低电平VOL 的测量 a测量电路同上。将与非门任一输入端接地，其它输入端悬空，测量输出端的电压值，即得VOH，此值大于3.2V为合格。测得： VOH = V。 bVOL的测量 测量电路同上。将输入电平VI调至输入高电平3.6V,此时测得的输出电压值即为输出低电平VOL的值，此值小于0.35V为合格。测得: VOL = V。 实际上，只要开门电平VON合格，VOL也一定合格。 3逻辑功能侧试 与非门输入端接逻辑开关（0/1开关），与非门输出端接发光二极管（LED0/1指示器）。扳动0/1开关，给与

6、非门输入不同的逻辑电平组合，观察LED0/1指示器显示状态，LED亮为高电平（逻辑1），LED熄灭为低电平（逻辑0），列出真值表。 4动态测试图13-51 (1)从任一输入端输入单极性方波信号，如图13-5所示（方波信号可从数字逻辑实验系统中获得，方波信号频率以能稳定观察波形为准），其它输入均接高电平(0/1打在1位置)，用示波器观察输入方波电压与输出方波电压的波形，比较两波形的相位关系。 (2)将接输入端的0/1开关其中之一打在0位置，用示波器观察此时的输入电压和输出电压的波形，记录之。 5用示波器观察电压传输特性 与非门如图13-6 连接，输入谷值电压在00.5V峰值电压在35V的锯齿波电

7、压，并将此锯齿波输入信号作为示波器X轴的扫描输入。与非门输出电压作为示波器Y轴的输入，示波器显示电压传输特性，观察并记录传输特性。图13-6锯齿波输入信号可采用图13-6所示方波加积分电路来获得。四、实验仪器 数字逻辑实验箱，万用表，变阻器，示波器，74LS20，74LS00。五、预习要求 1复习门电路的工作原理和逻辑代数运算。 2熟悉门电路的管脚排列。 3复习示波器原理，弄清X轴输入方法。六、实验报告要求 1 根据所测量的与非门各主要参数，说明它们的含义是否符合要求。 根据VON，VOFF，VOH，VOL计算抗干扰能力。 高电平抗干扰能力 VNH =VOH-VON= 低电平抗干扰能力 VNL

8、 =VOFF-VOL=2 根据测量结果，说明74LS20或74LS00 门电路的逻辑功能。3在内容4（1）中，当接0/1开关的任意管脚悬空，问此时的输出波形如何？若三个脚都悬空，输出波形又怎样？4说明不同功能的门电路闲置端的处理办法，如：与非门，或非门，与或非门，异或门等。七、思考题 1如何用示波器来测量开门电平和关门电平。 2测试电路中能否加入双极性方波信号。实验十四 组合逻辑电路设计一、实验目的 1、能用指定芯片完成组合逻辑电路的设计。 2、用实验验证所设计的逻辑电路的逻辑功能。 3、熟悉各种集成门电路及正确使用集成门电路。二、设计要求 1、根据题意列出输入、输出真值表。 2、利用卡诺图化

9、简，写出最简的逻辑函数表达式。 3、利用指定门电路（如74LS20等）实现逻辑功能。三、实验内容 1、用74LS20设计一表决逻辑电路，设有三个输入变量A、B、C，当输入变量中有二个或三个全为高电平“1”时，输出Y为“l”。要求：画出接线图。2、静态测试： 按图连接电路，变量A、B、C用0/1开关信号，Y接LED0/1显示器。改变开关量组合，测试电路的逻辑功能是否与设计功能一致。3、动态测试：变量A、B、C用实验系统中两两分频的序列信号作为输入信号，Y接双踪示波器一个垂直通道，A、B、C之一接另一个垂直通道，观察并记录输入输出波形。4、选做题：用尽可能少的集成与非门 (1) 设计一可控的半加半

10、减器。 (2) 设计一可控的全加全减器。四、实验可用器件介绍 74LS00,74LS20引脚图见实验十三，其它芯片引脚功能见图14-1。五、预习要求 实验前画出已设计完成的逻辑电路及试验用的接线图，拟定实验仪器及元件，写出测试步奏。六、试验后写出完整的实验报告。4Y4Y NC5A 3C 图14-1实验十五 集成译码器及其应用 一、实验目的 1、掌握二进制译码器和7段显示译码器的逻辑功能。 2、了解各种译码器之间的差异，能正确选择译码器。 3、熟悉掌握集成译码器的应用方法。 4、掌握集成译码器的扩展方法。二、实验原理 集成译码器是一种具有特定逻辑功能的组合逻辑器件，本实验以3线-8线二进制译码器

11、74LS138为主，通过实验进一步掌握集成译码器。 174LS138管脚及功能 译码器74138真值表 Y0EN2B 图15-1双排直立式集成3-8译码器74LS138各引脚功能及原理图中惯用画法如图15-1所示。由功能表可知：（1） 三个使能端（=0）任何一个无效时，八个译码输出都是无效电平，即输出全为高电平“1”；（2） 三个使能端（=1）均有效时，译码器八个输出中仅与地址输入对应的一个输出端为有效低电平“0”，其余输出无效电平“1”；（3） 在使能条件下，每个输出都是地址变量的最小项，考虑到输出低电平有效，输出函数可写成最小项的反，即： 。 2用74LS138和门电路实现组合电路 给定逻

12、辑函数L可写成最小项之和的标准式，对标准式两次取非即为最小项非的与非，即 。逻辑变量作为译码器地址变量，即可用74LS138和与非门实现逻辑函数L。 3用译码器实现数据分配 将需要传输的数据作为译码器的使能信号，地址变量作为数据输出通道的选择信号，译码器就能实现有选择的输出数据。三、实验内容 174LS138功能测试 将74LS138输出Y7Y0接LED0/1指示器，地址A2A1A0输入接0/1开关变量，使能端接固定电平（VCC或地）。EN1EN2AEN2B100时，任意扳动0/1开关，观察LED显示状态，记录之。EN1EN2AEN2B=100时，按二进制顺序扳动0/1开关，观察LED显示状态

13、，并与功能表对照，记录之。1/274LS202按图15-2连接电路，测试电路逻辑功能，列出逻辑函数F的真值表。 图15-2 3按图15-3连接电路，使能端EN1接方波输入数据，频率以眼睛分辨得出LED闪动为准。改变地址开关量，观察LED闪动位置变化情况。方波输入和输出F接双踪示波器，调节方波频率使示波器稳定显示，比较输入输出波形。EN1接高电平，方波输入数据接到EN2A（或EN2B）另一低电平有效的使能端接地，用示波器比较输入数据和输出数据之相位关系，并与前一接法进行比较。74LS138 图15-3 4用74LS138和74LS20实现下述逻辑函数（任选一） L（A，B，C）=AB+AC+BC

14、； L（A，B，C）=； L（A，B，C）=； 实现全加器。四、预习要求预习教材相关章节内容，完成任选题的设计工作，画出原理图和接线图。五、实验仪器 数字逻辑实验箱，示波器，74LS20，74LS138。六、实验报告要求1 74LS138功能验证结论。2 逻辑函数F的真值表和相关结论。3 设计原理图和验证结果。七、思考题1 如何用74LS138实现4线-16线数据分配；2 如何用74LS138实现四变量逻辑函数。实验十六 数据选择器及其应用一、实验目的 1。了解数据选择器（多路开关MUX）的逻辑功能及常用集成数选器。 2掌握数据选择器的应用方法。二、实验原理 本实验使用的集成数据选择器74LS

15、151为8选1数据选择器，数据选择端3个地址输入A2A1A0用于选择8个数据输入通道D7D0中对应下标的一个数据输入通道，并实现将该通道输入数据传送到输出端Y（或互补输出端）。74LS151还有一个低电平有效的使能端，以便实现扩展应用。74LS151引脚功能如图16-1和附表所示。 74151功能表 接LED 在使能条件下（=0），74LS151的输出可以表示为，其中mi为地址变量A2、A1、A0的最小项。只要确定输入数据就能实现相应的逻辑函数，成为逻辑函数发生器。三、实验内容 1功能测试 按图16-2连接电路，8个数据输入中仅一个接地（0），其余悬空或接VCC（1），列表验证74LS151功

16、能是否与上表一致。图16-2 2逻辑函数发生器将图16-2中、D1、D2、D4、D7接“0”， D0、D3、D5、D6接“1”，0/1逻辑开关按自然二进制数改变，列表记录输出Y逻辑值。地址输入A2、A1、A0分别改接（图形编号01）序列输出L2、L1、L0，用双踪示波器对比观察输出波形。此时，电路为一个固定序列发生器。3用74LS151实现（任选一题） L（A，B，C）=AB+AC+BC； L（A，B，C）=； L（A，B，C）=； 四、实验仪器 数字逻辑实验箱，万用表，双踪示波器，74LS151。五、预习要求1 复习教材相关内容，掌握数选器逻辑功能。2 恰当组织实验过程，绘制实验数据表格。六

17、、实验报告要求1 74LS151功能测试结论；2 74LS151按规定连接的逻辑函数发生器数据及功能；3 用单片74LS151实现任选题的原理图和验证结果。 七、思考题如何74LS151实现四变量乃至更多变量的逻辑函数。八、其它数选器1 74LS251 74LS251是三态输出的8选1数据选择器，与151有相同的管脚分布，为高电平时，输出高阻状态。2 74LS1531D074LS153是双4选1数据选择器，两数据选择器共用数选输入A1A0，无互补输出端。芯片管脚如下图分布。实验十七 触发器及其功能转换一、实验目的 1、掌握基本RS、JK、D、T、T触发器的逻辑功能。 2、熟悉各种触发器之间的相

18、互转换方法。 3、熟悉不同结构形式触发器工作特性的差异。 4、熟悉触发器应用。二、实验原理 触发器是一种具有记忆功能的二进制存贮器件，是组成各种时序逻辑电路的基本器件之一。就触发器功能而言，有RS、JK、D、T、T触发器。就触发器结构而言，一般有主从、边沿之分。边沿型触发器有较好的抗干扰性能。D触发器和JK触发器都有TTL和CMOS集成产品。G2 1、基本RS触发器可由二个与非门所组成，如图17-1所示，没有单独的集成产品。在相应的置位（S）或复位（R）加有效电平（信号），基本RS触发器置位（Q=1）或复位（Q=0）。图示与非门组成的基本RS触发器，有效触发电平为低电平“0”，其功能见附表。R

19、S触发器真值表0 0 不定 图17-1 2、JK触发器本试验用74LS113是主从型双JK集成触发器，其外引线排列及功能见图17-2和附表。JK触发器简化真值表2J 图17-2 JK触发器具有保持、置数和计数三种功能。由CP=1期间J、K的状态（按真值表）决定CP脉冲下跳后触发器状态Qn+1。表中Qn是CP下跳前触发器状态，称为原状态；Qn+1称为次状态。74LS113的S端是低电平有效的直接置位端，该引脚信号不受CP控制，74LS113没有直接复位R引脚。主从型JK触发器的逻辑符号如图17-3所示。QCP 图17-3 3。D触发器 74LS74是边沿型双D触发器，时钟CP上跳沿有效，即触发器

20、原状态和次状按CP的上升沿划分。74LS74的引脚如图17-4分布，D触发器功能见附表，逻辑符号见图17-3。D触发器真值表2CP 图17-4 4触发器功能转换 不同逻辑功能的触发器可以互相转换，只要在触发器输入端加组合转换电路即可。各触发器的特征方程如下：JK触发器：；D触发器：；T触发器：；T触发器：。三、实验内容 1 测试触发器功能 a与非门（74LS20或74LS00）按图17-1连接，置位端和复位端接0/1开关，输出端Q和接LED。改变开关组合，与RS触发器真值表比较。b 74LS113一个触发器的S、J、K接0/1开关，输出端Q和接LED，CP接A/B手动脉冲。改变开关组合，按动A

21、/B按钮，观察LED显示状态，与JK触发器真值表比较。2 触发器功能转换 74LS113按图17-5连接，改变开关组合，按动A/B按钮，观察LED显示状态，与D触发器真值表比较。接LED 图17-5 3触发器计数（分频）功能 74LS113接成T触发器（如图17-6），分别在T=0和T=1情况下，用示波器观察、比较输入、输出波形，得出可控计数结论。接0/1开关（T）Q 图17-6 74LS74按图17-6接成T触发器，用示波器观察、比较输入、输出波形，得出二进制计数（二分频）结论，并与以上T=1输出波形比较，可见输出状态变化时间的不同。 74LS74按图17-7连接，示波器观察、比较方波输入、

22、输出Q1和Q2波形，得出二位二进制计数（四分频）结论。Q2 图17-7 四、预习要求 1、预习教材相关内容，了解触发器功能及时钟边沿。 2、确定实验线路连接，画出接线图，拟定实验必要的表格。五、实验仪器 数字逻辑实验箱，示波器，74LS20，74LS113，74LS74。六、实验报告要求1RS、JK、D、T、T触发器功能验证结论。2触发器状态翻转的时钟边沿和相关结论。3 计数器的分频作用。七、其它型号集成触发器 实验十八 集成计数器及其应用一、实验目的1、 学习了解中规模集成计数器的计数分频功能；2、 掌握集成计数器构成N进制的计数器的连接方法。二、实验原理 1集成计数器74LS161 本实验

23、所用集成芯片为异步清零同步预置四位二进制递增计数器74LS161，集成芯片的各功能端如图18-1所示，其功能见附表。CO74LS161功能表 图18-1 74LS161为异步清零计数器，即端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。74LS161具有同步预置功能，在端无效时，端输入低电平，在时钟共同作用下，CP上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。和都无效，ET或EP任意一个为低电平，计数器处于保持功能，即输出状态不变。只有四个控制输入都为高电平，计数器（161）实现模16加法计数，Q3 Q2 Q1 Q0=1111时，CO=1。 2任意进

24、制计数器（模长M16） 用集成计数器实现M进制计数有两种方法，反馈清零法和反馈预置法。图18-2（a）为反馈清零法连接，图18-2（b）为反馈预置零法连接。& （ a ） （ b ） 图18-2 3集成计数器扩展应用（模长M16）当计数模长M大于16时，可用两片以上集成计数器级联触发器来实现。集成计数器可同步连接，也可以异步连接成多位计数器，然后采用反馈清零法或反馈预置法实现给定模长M计数。图18-3所示为同步连接反馈清零法实现模长大于16计数电路原理图。CP 图18-3三、实验内容接LED显示器1计数器功能测试： 图18-4 按图18-4连接电路。a）使0/1开关全部为“1”按动A/B开关，

25、观察LED显示状态，并作记录。b）在输出状态非全“1”情况下，端所接0/1开关变为“0”， 观察LED显示状态，按动A/B开关后，再观察LED显示状态。改变预置数再观察按动A/B开关前后LED显示状态。c）将端所接0/1开关变为“0”， 观察LED显示状态。d）使0/1开关全部为“1”，使能端（ET、EP）接低电平，按动A/B开关观察能否实现计数。 2分别按图18-2（a）和（b）连接电路，CP接 A/B开关，观察计数状态的变化过程，并记录该状态循环。3将图18-2 CP改接频率为2KHz左右的方波脉冲，用示波器观察并画出Q0，Q1，Q2，Q3及计数脉冲波形，要求对准时间关系。4设计一模长M=

26、7的计数电路。四、预习要求 1熟悉芯片各引脚排列。 2弄清构成模长M进制计数器的原理。 3实验前设计好实验所用电路，画出实验用的接线图。五、实验器材 双踪示波器，数字逻辑实验箱，74LS161，74LS20。六、实验报告要求1、 74LS161测试结论。2、 图18-2状态循环图和模长。3、7进制计数器的电路设计图、连线图和计数器的测试结果。 4、测试过程中出现的问题及解决办法。七、其它集成计数器 174LS160（同步预置异步复位一位BCD加法计数器） 74LS160有与74LS161一样的引脚排列和功能，区别在于160是BCD计数器，Q3Q2Q1Q0=1001时，CO=1。 274LS19

27、0（可预置同步可逆BCD计数器）A1 1 x x 保 持 74LS190是BCD同步加减计数器，并行输出。计数时，时钟CP的上升沿有效。CP端、加/减端()和置数端（）都先经过缓冲，从而降低了这些输入端对驱动信号的要求。附表列出了74LS190的主要功能，下面作简要说明。 1）预置数：当置数端（）为低电平时，数据输入端信号A、B、C、D将对内部触发器直接置位或复位，结果使QA=A、QB=B、QC=C、QD=D，而与其他控制端的电平无关。 2）计数：在允许端为低电平，置数端无效（=1）的条件下，若加减输入端为低电平，则可进行加计数，反之可进行减计数。 3）禁止计数：当允许端为高电平时，计数被禁止

28、。值得注意的是，允许端的电平应在CP为高电平时发生变化。 4）级联：当计数器溢出时，进位/借位输出端（CO/BO）产生一个宽度为一个CP周期的正脉冲，串行时钟端（QCR）也形成一个宽度等于时钟低电平部分的负脉冲，上述正脉冲或负脉冲的后沿比产生溢出的时钟脉冲上升沿稍微滞后，它们可作为级联信号来用。例如，把两级74LS190连接为同步计数器，只要将低位计数器的QCR端连至高位计数器的允许端。而要把两级计数器连接为异步计数器，则低位计数器的QCR端应和高位计数器的CP端相连CO/BO端可用来完成高速计数的先行进位。 374LS90（二五十进制计数器） 74LS90功能表 74LS90内部有一个二进制

29、计数器，时钟，输出Q0；一个五进制计数器，时钟，输出Q3 Q2 Q1；可异步构成十进制计数器。它有两高电平有效的清零端R0A、R0B和两高电平有效的置9端S9A、S9B，其功能表如附表所示。Q3 当计数脉冲由输入，Q0与相连时，就构成8421BCD计数器。当计数脉冲由输入，Q3与相连时，则可构成5421 BCD计数器。八、选做和提高题1按图18-3电路完成连接和测试。2设计一用同步连接反馈预置法实现给定模长（16M256）计数电路。 3设计一用异步连接反馈预置法实现给定模长（16M256）计数电路。 4设计一用异步连接反馈清零法实现给定模长（16M256）计数电路。 实验十九 集成移位寄存器一

30、、实验目的 1。了解移位寄存器的逻辑功能及常用集成移位寄存器。 2掌握移位寄存器的应用方法。二、试验原理74LS194功能表本实验使用的集成移位寄存器是四位可逆可并行预置的移位寄存器74LS194。74LS194管脚功能见图19-1和附表。CO图19-1 由功能表可知，74LS194具有异步清零功能，端输入低电平信号，四个输出端都立即变为“0”。在无效时，两工作方式输入端M1M0电平决定74LS194工作方式。M1M0=11，并行预置数，在时钟上跳时刻，并行输入数据D3 D2 D1 D0预置到并行输出端；M1M0=10，左移寄存，左移输入端DSL输入数据寄存到Q0，各位数据向高位移动；M1M0=01，右移寄存，右移输入端DSR输入数据寄存到Q3，各位数据向低位移动；M1M0=00，寄存器处于保持工作方式，寄存器状态不变。1 0 0 1三、实验内容 1