EDA交通灯控制器+函数信号发生器+乐曲演奏电路.docx

1、EDA交通灯控制器+函数信号发生器+乐曲演奏电路EDA交通灯控制器+函数信号发生器+乐曲演奏电路部门： xxx 时间： xxx制作人：xxx整理范文，仅供参考，可下载自行修改EDA课程设计题目一：交通灯控制器VHDL的设计题目二：智能函数发生器题目三：乐曲硬件演奏电路的VHDL设计专业：通信工程 班级：通信084班一、设计题目：交通灯控制器VHDL的设计二、设计目标1、 设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。b5E2RGbCAP2、 红、绿、黄发光二极管作

2、信号灯，。3、 主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。p1EanqFDPw4、 主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行25秒，设立45秒、25秒计时、显示电路。DXDiTa9E3d5、 在每次由绿灯亮到红灯亮的转换过程中，要亮5秒黄灯作为过渡，使行驶中的车辆有时间停到禁行线外，设立5秒计时、显示电路。RTCrpUDGiT三、设计原理主系统由三个模块组成，jtd.vhd为顶层文件，其内部包含三个功能模块模块：信号灯主控模块moore.vhd）、减法计数器模块jishu.vhd）、译码器

3、模块led7s.vhd）。5PCzVD7HxA1、 选择1HZ时钟脉冲作为系统时钟。2、 45秒、25秒、5秒定时信号用倒计时，计时起始信号由主控电路给出，每当计满所需时间，即向主控电路输出“时间到”信号，转换信号灯状态，由主控电路启、闭三色信号灯jLBHrnAILg显示结果：十字路口的交通灯控制信号由主控电路给出，能显示十字路口东西、南北两个方向的红、黄、绿灯的指示状态。用两组红、黄、绿三种颜色的灯分别作为东西、南北两个方向的红、黄、绿灯，变化规律为：东西绿灯亮，南北红灯亮东西黄灯亮，南北红灯亮东西红灯亮、南北绿灯亮东西红灯亮，南北黄灯亮东西绿灯亮，南北红灯亮.，这样依次循环。xHAQX74

4、J0X东西方向是主干道车道，南北方向是支干道车道，要求两条交叉道路上的车辆交替运行，主干道每次通行时间都设为45秒，支干道每次通行时间都设为25秒。LDAYtRyKfE在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道。要求交通灯控制器有复位功能，在复位信号使能的情况下能够实现交通灯的自动复位，并且要求所有交通灯的状态变化，包括复位信号引起的均发生时钟脉冲的上升沿处。Zzz6ZB2Ltk四、设计内容1.信号灯主控模块moore.vhd设计一个Morre型状态机，是一个4状态的状态机，输出ld0控制减法计数器，在减法计数器减计数到6或1时，计数器输出1，将计数器的输出输入到Moore型状态机

5、c0中来实现状态机的输入控制，再通过状态机的输出来控制计数器的计数值。即原理相同于S0为东西方向的绿灯控制及南北方向的红灯控制，计数时间为45秒；S1为东西方向黄灯控制及南北方向的红灯控制，计数时间为5秒；S2为南北方向的绿灯控制及东西方向的红灯控制，计数时间为25秒；S3为南北方向的黄灯及东西方向的红灯控制，计数时间为5秒。状态图如下：dvzfvkwMI1rqyn14ZNXI2.减法计数器的设计jishu.vhd减法计数器设计，用dinh1和dinl1来设置所需要的计数数值，ld1为初始化计数数值，当减法计数器减到设置的6或1时，C1输出为1，其他时间均为0。Qh1和ql1为计数器的计数输出

6、。EmxvxOtOco3.译码器的设计led7s.vhd译码器是一个简单的LED的显示的译码，为47译码器。五、仿真结果一、设计题目：智能函数发生器二、设计目标设计一个智能函数发生器，能够以稳定的频率发生递增斜波、递减斜波、三角波、梯形波，正弦波和方波。设置一个波形选择输入信号，通过此改变该信号可以选择以上各种不同种类的输出函数波形，系统具有复位功能。SixE2yXPq5三、设计原理主系统由7个模块组成，singt.vhd为顶层设计文件，其内部有七个功能模块：波形选择模块wavsel.vhd）、递增斜波模块zengxie.vhd）、递减斜波模块jianxie.vhd）、三角波模块rect.vh

7、d）、梯形模块trap.vhd）、方波模块reta.vhd）、正弦波模块sindata.vhd）。6ewMyirQFL智能函数发生器原理图四、设计内容1.递减模块的设计jianxie.vhd递减模块的设计，递减模块是用VHDL程序描述的递增函数，它的实体部分部分说明三个端口，其中两个输入端口时钟信号clk3、复位信号rst3和一个输出端口jout3。结构体部分定义一个8位二进制变量，然后使用进程语句，设定敏感信号clk3和 rst3，通过设计一个中间变量从00000101到00000000的递减赋值给输出信号jout3，编译无误后，即额可以创建递减元件符号。kavU42VRUs2.递增模块的设

8、计zengxie.vhd递增模块的设计与递减模块相似，其中两个输入端口时钟信号clk2、复位信号rst2和一个输出端口zout2。结构体部分定义一个8位二进制变量，然后使用进程语句，设定敏感信号clk2和 rst2，通过设计一个中间变量从00000000到00000101的递增赋值给输出信号zout2，编译无误后，即额可以创建递增元件符号。y6v3ALoS893三角波模块的设计rect.vhd三角波模的设计完成功能异步复位和三角波的形成，程序定义两个中间变量，一个中间变量即为输出赋值，另一个完成三角波分段，当p为 0时，完成三角波的前段从00000000到00000101递增；当p为1时，完成

9、后段的从00000101到00000000的递减，形成一个完整的三角波。M2ub6vSTnP4.梯形波模块的设计trap.vhd 梯形波模块的设计通过运用case语句，设计三个状态，使信号在“00”状态时从00000000到00000101递增，在“01”状态时保持00000101，在“10”状态时从00000101到00000000递减，形成一个完整的梯形波。0YujCfmUCw5.方波模块的设计reta.vhd方波模块即是完成方波输出地设计，以及有异步复位的功能，该程序采用了两个进程语句，第一个进程是完成在时钟上升沿同步时，r6时输出rout1=00000110，否则输出rout1=000

10、00000。在第二个进程中，完成在时钟上升沿的时候，r从00000000递增到00001011，创建的元件符号同样是三个端口，即时钟信号clk1和复位信号rst1，以及一个8位二进制的输出端口rout1。eUts8ZQVRd6.正弦波模块的设计sindata.vhd正弦波的设计是通过建立正弦波形数据、定制LPM ROM来实现的。7.选择模块的设计wavsel.vhd选择模块的设计通过运用case语句，设计六个状态，通过控制输入信号key11、key22、key33，选择输出波形。“000”输出递增斜波，“001”输出递减斜波，“010输出”方波，“011”输出梯形波，“100”输出三角波，“1

11、01”输出正弦波。sQsAEJkW5T五、仿真结果1.递增斜波2.递减斜波3.方波4.梯形波5.三角波6.正弦波一、设计题目：乐曲硬件演奏电路的VHDL设计二、设计目标能够播放“梁祝”乐曲。2）能够通过LED显示音阶。3）具有“播放/停止”功能，并在此基础上实现“按键演奏”的电子琴功能。GMsIasNXkA三、设计原理主系统由三个模块组成，songer.vhd为顶层设计文件，其内部有三个功能模块：tonetaba.vhd、notetabs.vhd和speakera.vhd。TIrRGchYzg 我们知道，组成乐曲的每个音符的发音频率值及其持续时间是乐曲能连续演奏所需的两个基本要素，问题是如何来

12、获取了这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值事先所希望乐曲的演奏效果。原理图中，模块U1类似于探亲人的手指；U2类似于琴键；U3类似于琴弦或音调发生器。7EqZcWLZNX四、设计类容1.数控分频器模块Speakera.vhd 这是一个数控分频器，有其clk端输入已具有较高频率交通灯控制器VHDL的设计1交通灯顶层文件jtd.vhdlibrary ieee。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。entity jtd is port(clk:in std_logic。 rst:in std_log

13、ic。 red_east,yellow_east,green_east,red_north,yellow_north,green_north:out std_logic。tfnNhnE6e5 ten_east,one_east,ten_north,one_north:out std_logic_vector(6 downto 0。HbmVN777sLend。architecture one of jtd is component moore port(clk0,rst0,c0 :in std_logic。 ld0:out std_logic。 red_east1,yellow_east1,gr

14、een_east1,red_north1,yellow_north1,green_north1:out std_logic。V7l4jRB8Hs dinl0,dinh0 :out std_logic_vector(3 downto 0。 end component。 component jishu port(clk1:in std_logic。 ld1:in std_logic。 dinl1:in std_logic_vector(3 downto 0。 dinh1:in std_logic_vector(3 downto 0。 ql1:out std_logic_vector(3 downt

15、o 0。 qh1:out std_logic_vector(3 downto 0。 c1:out std_logic。 end component。 component led7s port(a:in std_logic_vector(3 downto 0。 led7s:out std_logic_vector(6 downto 0。 end component。 signal c,ld :std_logic。 signal dinl,dinh,led7sh,led7sl:std_logic_vector(3 downto 0。83lcPA59W9 beginu1:mooreportmap(c

16、lk0=clk,rst0=rst,c0=c,ld0=ld,dinl0=dinl,dinh0=dinh,red_east1=red_east,yellow_east1=yellow_east,green_east1=green_east,red_north1=red_north,yellow_north1=yellow_north,green_north1=green_north。mZkklkzaaP u2:jishuport map(clk1=clk,ld1=ld,dinl1=dinl,dinh1=dinh,qh1=led7sh,ql1=led7sl,c1=c。AVktR43bpw u3: l

17、ed7s port map(a=led7sh,led7s=ten_east。 u4: led7s port map(a=led7sl,led7s=one_east。 u5: led7s port map(a=led7sh,led7s=ten_north。 u6: led7s port map(a=led7sl,led7s=one_north。end。2.Morre型状态机的设计moore.vhdlibrary ieee。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。entity moore is port(clk0,rs

18、t0,c0 :in std_logic。 ld0 :out std_logic。 red_east1,green_east1,yellow_east1,red_north1,green_north1,yellow_north1:out std_logic。ORjBnOwcEd dinl0,dinh0 :out std_logic_vector(3 downto 0。end。architecture one of moore is type st_type is(s0,s1,s2,s3。 signal c_st:st_type。 signal clk2:std_logic。 begin proc

19、ess(clk0,rst0 begin if rst0=0 then c_st=s0。dinh0=0100。dinl0=0101。ld0=0。 red_east1=0。yellow_east1=0。green_east1=1。red_north1=1。yellow_north1=0。green_north1if c0=1 then c_st=s1。dinh0=0000。dinl0=0101。ld0=0。gIiSpiue7A else c_st=s0。ld0=1。endif。red_east1=0。yellow_east1=0。green_east1=1。red_north1=1。yellow_

20、north1=0。green_north1if c0=1 then c_st=s2。dinh0=0010。dinl0=0101。ld0=0。IAg9qLsgBX else c_st=s1。ld0=1。 end if。 red_east1=0。yellow_east1=1。green_east1=0。red_north1=1。yellow_north1=0。green_north1if c0=1 then c_st=s3。dinh0=0000。dinl0=0101。ld0=0。asfpsfpi4k else c_st=s2。ld0=1。 end if。 red_east1=1。yellow_ea

21、st1=0。green_east1=0。red_north1=0。yellow_north1=0。green_north1if c0=1 then c_st=s0。dinh0=0100。dinl0=0101。ld0=0。 BkeGuInkxI else c_st=s3。ld0=1。end if。red_east1=1。yellow_east1=0。green_east1=0。red_north1=0。yellow_north1=1。green_north1red_east1=0。yellow_east1=0。green_east1=1。red_north1=1。yellow_north1=0。

22、green_north1=0。ld0。 dinh1:in std_logic_vector(3 downto 0。 ql1:out std_logic_vector(3 downto 0。 qh1:out std_logic_vector(3 downto 0。 c1:out std_logic。end。architecture one of jishu is signal qa,qat:std_logic_vector(3 downto 0。 signal qb,qbt:std_logic_vector(3 downto 0。 signal ca,cb :std_logic。 begin q

23、h1=qb。 ql1 begin qat=dinl1。 if clk1event and clk1=1 then if ld1=0 then qa=qat。ca then qa=1001。ca then ca=1。qa=0000。 else qa=qa-1。ca begin qbt=dinh1。 if clk1event and clk1=1 then if ld1=0 then qb=qbt。cb=0。c1 then c1 then c1 then c1 then c1 then qb。led7s:out std_logic_vector(6 downto 0。 end led7s。architecture one of led7s isbeginprocess(a begincase A iswhen 0000=led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7s=1011110。DJ8T7nHuGTwhen 11