电子技术综合实验箱使用说明.docx

1、电子技术综合实验箱使用说明电子技术综合实验箱使用说明一、系统简介 1二、配置 2三、软、硬件安装 2四、系统功能介绍 4五、MCU单片机小系统详述 22六、ISE9.1简明教程 36七、电子技术综合实验箱实验项目简介 48实验一、流水灯控制实验 48实验二、数码管显示实验 50实验三、液晶显示实验 52实验四、串行A/D实验 53实验五、串行D/A实验 54实验六、232通讯实验 55实验七、鼠标键盘驱动及VGA显示实验 57实验八：简易电子琴实验 61实验九：音乐回放实验 62实验十：等精度频率计实验 62实验十一：DDS实验 64实验十一：扩展部分实验（只提供方案） 66实验一、数字存储示

2、波器 66实验二、频谱分析仪 68八、ISE9.1i安装步骤 73电子技术综合实验箱使用说明书一、系统简介电子技术综合实验箱是由长沙鑫三知科教设备有限公司研发的，以单片机与FPGA为核心的综合实验系统。主要适用于各高校参加全国大学电子竞赛的赛前辅导，以及本科生的单片机与FPGA的入门级教学，同时该实验系统也可作为研究生、中小企业的电子工程师等使用者的开发平台和辅助培训工具。开发工程师可使用VHDL语言、Verilog语言、原理图或方程式，结合Xilinx集成开发环境开发FPGA的应用，使用C语言或汇编语言开发单片机应用程序。二、配置2.1 基本配置 1. 5V、3.3V、1.8V板上电源 2.

3、 40万门Spartan XC3S400 FPGA 3. 支持JTAG、Slave Serial、Select MAP等多种加载模式 4. 支持FPGA EEPROM配置，EEPROM芯片为XCF02S 5. 内置50MHZ晶振，满足高速设计要求 6. 以STC89c58RD+为核心的单片机最小系统 7. 高速AD/DA模块 8. 支持标准RS232串行接口 9. PS2键盘接口、PS2鼠标接口，支持3D、4D滚轮鼠标 10. VGA监视器接口，支持800600、16001200或自定义分辨率 11. 12864点阵LCD显示（可选）2.2 可选配置 12. 大容量高速SRAM模块，容量128

4、KB 13. 直接数字合成DDS模块 14. 语音处理模块三、软、硬件安装3.1 开发套件内容 电子技术综合实验箱； FPGA下载线； 串口电缆； 用户手册(含原理图和元器件清单)； CD-ROM（含ISE7.1、ModelSim6.0、Keilc51、ISPlay v1.5开发软件（数据手册）；3.2 电子技术综合实验箱各模块基本配置： 底板： +12V、-12V、5V、-5V、3.3V、1.8V电源 VGA显示接口 PS2鼠标、键盘接口 RS232串行通信接口 音频输入/输出接口 LCD接口 2个独立按键 8个发光二极管 电源指示灯 各模块插座 FPGA模块： Spartan XC3S40

5、0 40万门FPGA XCF02S（2Mbit）Configuration PROM 内置3.3V、2.5V、1.8V、1.2V电源 内置Jtag下载电路 电源指示 内/外部电源切换开关 MCU模块： 51系列核心单片机，与多款型号兼容 地址、数据、中断等多种扩展接口 内置ISP下载电路 8个7段数码管 128*64点阵液晶 4行4列按键 32K静态SRAM TLC549 AD芯片 TLV5618 DA芯片 11.059MHz晶振；3.3 硬件安装 图 3.1 硬件安装示意图硬件的安装过程非常简单，如图3.1所示，将各模块插到对应的位置。在系统未上电时连接FPGA模块、MCU模块的下载电缆。在

6、调试FPGA时将配件中的FPGA下载电缆一头接入计算机的并口，另一头接入FPGA模块的JTAG下载接口。在调试单片机时将配件中的串口线一头接入计算机的串口，另一头接入MCU模块的串口。 至此，硬件安装完毕，下面就可以下载配置进行调试了。3.4软件安装本系统所使用的软件均可以从网上获得，安装过程详见其使用说明。四、系统功能介绍电子技术综合实验箱采用了模块化的设计方法，将各功能设计成独立的模块可以充分利用FPGA和MCU的资源，利用各模块的不同组合可以轻松实现多种实验项目。能充分满足教学、学习、竞赛与研究的需要。4.1 电源实验箱采用直流+12V、-12V、5V电源供电，由电压转换芯片LD1084

7、-3.3、LD1084-1.8提供系统所需的3.3V和1.8V电压。电路图如图4.1：图 4.14.2 PS/2键盘及鼠标接口实验箱上提供两个PS/2接口，可同时接入键盘和鼠标。PS/2接口引脚定义如图4.2所示，其中数据信号线和时钟信号线与FPGA芯片相连。可用FPGA实现对键盘和鼠标的驱动。图 4.24.3 RS-232串行通信实验箱上有一个标准的9针RS-232接口，只使用了其中的“引脚2RxD”和“引脚3TxD两根信号线，与RS-232双线通信协议兼容。由于RS-232接口采用+3V+15V表示逻辑“0”，-3V-15V表示逻辑“1”，因此实验箱上应用MAX202电平转换电路将其转换为

8、数字逻辑电平。具体线路连接如图4.3所示，其中MAX202的11脚和12脚接FPGA。图 4.34.4 VGA接口实验箱上提供一个VGA接口，可以使用其驱动CRT或液晶显示器。通过对硬件进行编程，输出标准的VGA信号（红、绿、兰三色信号和行、帧同步信号）至显示器，驱动其显示图像信号。VGA接口只需使用其中的5个引脚，其中行、帧同步信号直接由FGPA输出；红、绿、兰三色信号使用FPGA上8个引脚输出8位数据，其中红色2位、绿色和蓝色各3位，经由电阻网络D/A变换后输出值接显示器，具有256种颜色。图 4.4有关显示接口信号的硬件编程，请参阅电视机显示原理及实验例程。4.5 LCD显示电子技术综合

9、实验箱底板上可以接入一个液晶显示模块，其规格为：128*64的点阵液晶。模块没有硬件字库，可通过软件编程方式实现英文、汉字和图形的显示。此模块有一套控制命令，通过写入命令，可以实现对模块打开/关闭显示、功能设置、模式设置、读/写等操作，关于此液晶模块使用的详细内容见光盘上LCD模块的使用说明。硬件连接关系如图 所示。其中W2用来调节液晶显示的对比度。液晶各信号引脚接于FPGA引脚上.图 4.54.6独立式按键电子技术综合实验箱底板右下角有一排2个按钮，其标号为KEY1-KEY2，直接接入FPGA的I/O引脚。每个按钮均接入上拉电阻，默认状态为“1”，按下状态为“0”。图 4.64.7音频接口音

10、频接口可实现音频信号的输出。通过计数器对时钟进行不同分频比的分频，产生不同音阶的信号。可通过按键控制音阶，演奏简单的曲子，或者将曲谱存储在SRAM中，进行自动演奏。J101为音频接口，可以接音箱或耳机。FPGA送出的音调信号经过放大送到音频接口，具体电路结构如图10所示。各个音调的频率请参阅表1。4.8 FPGA模块4.8.1 扩展接口FPGA模块板上有一块50MHz的有源晶体接入GCK0作为FPGA的工作时钟。FPGA的I/O引脚通过4个40脚的双排针引出，双排针的各个引脚与FPGA引脚的对应关系在FPGA模块电路板的正面已经详细标出以供参考。同时FPGA模块与其他模块的连接关系在单个模块中

11、已经说明。如果想详细了解FPGA模块的设计结构可以参阅光盘中原理图中的fpga.pdf。4.8.2加载模式FPGA模块通过下载电缆与计算机进行连接，下载配置FPGA和PROM。配置方式有两种，可使用串行主模式或JTAG方式，加载方式的选择可通过一个4位的拨码开关来实现。在串行主模式时，系统在上电时自动将PROM中的内容加载到FPGA中，如果加载成功在拨码开关旁的加载指示灯会快速熄灭，此种模式一般是在工程调试通过以后为了使FPGA小系统能够脱机工作才使用。在JTAG模式下FPGA和PROM的加载是通过计算机来完成的，此种模式一般是在工程调试过程中反复验证设计时采用。在调试过程中一般只加载FPGA

12、进行调试就够了，考虑到PROM的使用寿命有限，最好在设计通过后再加载PROM。拨码开关配置表 表 4.8.14.9 MCU模块在此仅就MCU模块与电子技术综合实验箱底板的连接关系及其信号定义进行简单介绍，单MCU模块的详细介绍将在第七部分进行。MCU主要通过两排扩展接口通过底板与其他模块建立连接关系。如图4.9.1图4.9.1410AD/DA模块电子技术综合实验箱加入了高速的模数与数模转换模块，模块上包含一路模数转换器和一路数模转换转换器，精度均为12位，模数转换速度为25MSPS，数模转换速度为100MSPS，非常适合于各种高速数据的采集。各接口的位置图如图4.10.1：图 4.10.1如图

13、4.10.1所示：J15为模块的5V供电选择开关，当开关置于“MB”时，模块由实验箱的底板供电，当置于“O”时，模块由外部电源经过外部5V输入端子供电。J16为模块的3.3V供电选择开关，当开关置于“MB”时，模块由实验箱的底板供电，当置于“O”时，模块由外部电源经过外部3.3V输入端子供电。J13为模块的-5V供电选择开关，当开关置于“MB”时，模块由实验箱的底板供电，当置于“O”时，模块由外部电源经过外部5V输入端子供电。J17为AD芯片的时钟的测试端子，J6为电位抬升电位器，因为AD9225的输入信号最大范围为0到4V，而实际的输入信号可能是正负的，所以要将输入信号的电位抬升以满足AD的

14、需要。SMA座P1是未经前级处理的信号输入端，该信号经过由NE5532组成的两级有源低通滤波器和电位抬升电路进入由AD8055组成的电压跟随器最后送入AD9225，这里有源低通滤波器的理论截止频率为1M，因此输入信号必须小于1M。J2_1为P1信号的测试端子。SMA座J8_1的输入信号直接进入ad8055组成的电压跟随器，这样方便用户自行设计AD的前级输入电路。J9为j8_1信号的测试端子。J14为电压跟随器AD8055的输出及AD9225的输入。SMA座J29为DA芯片AD9752的外部参考电压输入座，为DA芯片提供稳定的参考电压。JP5为DA芯片参考电压选择开关，当JP5置于“1.2V”时

15、，DA芯片内部的参考电压产生电路为DA提供稳定的参考电压，当JP5置于“O”时，DA芯片的参考电压由j29提供。 模块上的AD芯片的输入量程可以通过单刀双掷开关JP3选择，当JP3置于“2V”时，AD输入量程为0到4V，当JP3置于“1V”时，AD输入量程为0到2V。AD9225和AD9752的电路结构图分别由由图4.10.2和图4.10.3所示：图 4.10.2图4.10.3图4.10.4411 RAM_ROM模块RAM_ROM模块中包含一片64K*16的SRAM IDT71V016，可以通过在FPGA内部生成SRAM控制器来实现对SRAM的读写，模块中还包含一片符合I2C通信标准的EEPR

16、OM 24C16，可以通过在FPGA内部实现I2C总线协议控制器完成对EEPROM的读写。电路及接口结构如图19和图20所示：图 4.11图 4.124.13DDS模块模块的各部分电路图如下：电源电路图如4.13.1： 图4.13.1与MCS51单片机或FPGA的接口如图4.13.2图4.13.2DDS核心电路如图4.13.3图4.13.3参考时钟电路如图4.13.4图4.13.4模块中各个接插件位置如图4.13.5:图4.13.5JP4为采用MCS51单片机控制AD9852时的接口.J3为采用FPGA控制AD9852时的接口。单刀双掷开关J11为AD9852的编程模式选择开关，当置于”P”时

17、，AD9852采用并行模式编程，当置于”S”时，AD9852采用串行模式编程。单刀双掷开关J9为AD9852的参考时钟选择开关， 当置于”EN”时，AD9852的参考时钟采用差分输入方式，当置于”N_EN”时， AD9852的参考时钟采用单端输入方式。SMA座J4.13为AD9852的更新时钟输入，输出端口，此端口可输入输出AD9852的更新时钟。SMA座J21为AD9852的FSK_BPSK_HOLD数据、控制信号输入，输出端口，具体用法见各个实验。SMA座J22为AD9852的SHAPED_KEYING数据控制信号输入，输出端口，协助AD9852完成通断整形键控功能，具体用法见各个实验。S

18、MA座J23为AD9852内部高速比较器的输出。SMA座J24为AD9852内部高速比较器的反向输入端（V-）。SMA座J14为AD9852内部高速比较器的正向输入端（V+）。SMA座J27为AD9852内部余弦DAC经过滤波器后的输出。SMA座J19为AD9852内部控制DAC经过滤波器后的输出。测试端子J17为即模块的模拟地，方便测量。电位器RV1可以调节运放AD8055的放大倍数，从而调节余弦DAC的输出波形的幅度。J4为模块上的散热风扇的电源接口，该风扇为+5V供电，J4的左边为电源的负极，右边为电源的正极。4.13.1 AD9852AST是AD 公司生产的输出频率理论上可达0.7uH

19、Z到80MHZ的直接数字式频率综合器(DDS)单片集成电路。能产生高稳定的频率、相位、幅度可编程控制的信号。该DDS 性能优越、性价比高。最高系统时钟200MHz， 参考时钟可单端输入也可差分输入。内有可编程参考时钟倍频器、反辛格函数滤波器、数字乘法器、两个12 位数模变换器、高速模拟比较器和接口逻辑电路。48 位频率控制字， 频率分辨率可达到0.71054uHz； 参考时钟可倍频4 20倍，可省去用户产生200MHz 时钟；3ps的超高速比较器，可把输出变成方波，可以改变占空比，用于高速时钟。具有输出幅度调制功能，14 位数控调相或相移键控(PSK) ，具有扫频功能(chirp)和频移键控(

20、FSK)功能。宽带和窄带的SFDR 都很好，工作温度范围-40+85。4.13. 2余弦数模变换器余弦数模变换器产200MSPS(最大)DDS输出余弦信号，最大输出幅度由第56 脚的电阻器RSET来设定。这是一个电流输出的数模变换器， 最大输出电流为20mA。10mA 输出电流提供最好的SFDR(Spurious Free Dynamic Range) 性能。电阻值RSET= 39. 93/Iout， Iout的单位是安培。数模变换器的最大输出电压是-0. 5+1V。要得到最佳SFDR， 两个数模变换器的输出应接相等负载， 特别是输出频率很高时， 这时谐波失真更显著。4.13. 3反辛格函数滤

21、波器这个滤波器对余弦数模变换器的输入数据进行预均衡，补偿余弦数模变换的sin(x)/x函数起伏特性，使其幅频响应平坦，在数模变换器输出宽带信号(比如正交相移键控) 时幅度没有明显变化， 而这种幅度变化会引起误差矢量模值增加。滤波器之后有一个数字乘法器， 可进行幅度控制、幅度调制和幅度整形。4.13. 4参考时钟倍频器这是一个可编程锁相环参考时钟倍频器， 允许用户选择整数倍频次数， 范围是420。利用这个功能用户最低输入10MHz的时钟便可产生200MHz的内部系统时钟。参考时钟倍频器功能可以跳过不用， 直接从外部时钟源输入AD9852 的系统时钟。要获得最佳的相位噪声性能， 参考时钟倍频器应跳

22、过。AD9852 的系统时钟可以来自参考时钟倍频器的输出， 也可以来自“REFCLK”端； 参考时钟可以单端输入也可差分输入， 对应的“DIFFCL ENABLE”端应分别设置为低电平或高电平。4.13. 5降低功耗功能AD9852 是一种大规模集成电路， 功耗比较大， 特别是系统时钟比较高时。为了提高系统的高温环境适应性，AD9852 有一种降低功耗的办法， 就是关闭部分不用的功能模块。通过设置相应的控制位， 反辛格函数滤波器和参考时钟倍频器可以跳过不用， 能明显减小功耗。在不需要时， 通过设置相应的控制位， 可关闭控制数模变换器和高速比较器的电源， 也可减小功耗。4.13. 6内部和外部更

23、新时钟用户编程的控制数据放在缓冲寄存器里， 要使缓冲寄存器里的数据传送到DDS 运行核心， 需要一个更新时钟信号。这个信号可由用户提供，也可由AD9852 内部更新时钟器产生。用户提供更新时钟，易使编程与更新时钟同步，可以防止因数据建立和保持时间的原因而出现的编程信息传输错乱。更新时钟由内部产生时， 其重复周期由用户编程设置。更新时钟产生器是一个工作在1/2系统时钟的32 位减法计数器， 从32 位二进制值(用户编程) 开始减计数。计到零时， 输出一个更新脉冲， 使DDS 的输出(或功能) 改变。更新脉冲的周期为(N + 1) (系统时钟周期2)其中N 是用户所编程的32 位二进制值。4.13

24、. 7通断整形键控“通断整形键控”功能使用户控制数模变换器的输出幅度渐变上升和下降， 可减小反冲频谱， 幅度突变会在很宽的频谱范围内产生冲击， 要用此功能首先使数字乘法器有效， 输出幅度渐变可由内部自动进行，也可由用户编程控制。由内部自动进行时， 如果“Shaped keying”端是高电平，输出幅度线性增大到满幅度，并且一直保持到“Shaped keying”端变为低电平时， 又线性降到零幅度。从零幅度到满幅的过渡时间由用户编程控制，过渡时间是两个常数和一个变量的函数。变量是一个可编程8 位斜率计数器， 这是一个工作于系统时钟的减法计数器， 每当计数到零时输出一个脉冲，该脉冲传给一个12 位

25、计数器。每接收到一个脉冲，该12 位计数器加1 或减1，需要212个这样的脉冲才能使12位加计数器从零计满。12 位计数器的输出接到12 位数字乘法器，数字乘法器的输入值是全“0”时，输入信号乘以0，产生零幅度；数字乘法器全“1”输入时，输入信号乘以1，是满幅度。乘法器有212个可选值，各产生一个对应的输出幅度。最大输出幅度是RSET电阻器的函数，不能编程。两个常量分别是系统时钟周期和零到满幅度的212个步进量， 其中系统时钟驱动斜率计数器。8 位减计数初值和输出幅度过渡时间的关系为(N + 1)(系统时钟周期212)其中N 是8 位计数的初值， 范围5 28。输出幅度渐变由用户编程控制时，

26、数字乘法器转接到用户可编程12 位寄存器，用户可以任意方式直接编程幅度过渡形状。4.13.8AD9852 工作模式及实验 AD9852 有五种可编程工作模式。详细设置请参考光盘中的AD9852.pdf4.13.8.1单调模式(Single2Tone) (000 模)上电或复位后的默认模式就是这种模式， 频率控制字寄存器的默认值为零。加电或复位后的默认值定义一个安全的无输出状态， 产生一个0Hz、0 相位的输出信号。默认的零幅度设置模式从I 和Q 两个数模变换器中输出的都是直流， 幅度为中等输出电流所对应的幅度。用户要得到所需的输出信号， 必须编程28 个寄存器中的一些或全部。频率控制字的值由如

27、下等式决定:FTW = 输出频率248系统时钟频率，其中48 是相位累加器为48 位， 频率用Hz 表示， 频率控制字FTW 是十进制数。算出十进制数， 要四舍五入成整数， 然后转化为二进制数。频率变化时相位是连续的， 这就是说新频率用的是旧频率的最后相位作为起始相位。单调模式下用户控制信号的输出频率(精度是48 位)、输出幅度(精度是12 位)、输出相位(14 位精度) ， 这些参数可通过字节率为100MHz 的8 位并行或字节率为10MHz 的串行编程接口改变。4.13. 8. 2无过渡频移键控模式(Unramped FSK) (001 模式)当选择这种模式时，DDS 的输出频率是频率控制

28、字寄存器1 和频率控制字寄存器2 的值及“FSK 输入端”的逻辑电平的函数。“FSK 输入端”为逻辑低时， 选择F1 (频率控制字1) ； 而“FSK 输入端”为高时， 选择F2 (频率控制字2)。频率变化是相位连续的， 而且几乎是瞬时的。除了F2 和“FSK 输入端”有效外， 这种模式等同于单调模式。图4.13.6表示一种无过渡频移键控， 这种工作方式既简单又可靠， 是数据通信最可靠的形式，缺点是占用频带宽。图4.13.6实验步骤：1.将MCU模块，DDS模块分别插到底板对应的位置。2.将DDS模块上的J11置于”P”端，J9置于”EN”端，示波器探头插到J27，示波器地线与模块上的J17相

29、连。3.给实验箱通电，将光盘中“AD9852Keil工程”文件夹下的AD9852_unramped_fsk.hex文件下载到单片机中，调节示波器的各个参数，使得示波器上能同时显示两个频率的至少5个周期的波形，按下示波器的RUN/STOP键，调节示波器的时基，即可看到一个FSK的波形。4.将“AD9852Keil工程”文件夹下的Unramped_FSK.c导入工程，更改set_freq(100010000)；中的数据（单位HZ）或nop(200)；中的数据（单位uS），重新编译、下载，及可看到不同键控字或不同频率的FSK波形。4.13.8.3倾斜频移键控模式(Ramped FSK) (010 模

30、)这种频移键控从F1 变化到F2 不是瞬时的， 而是经过一个频率扫描过程或者说是“倾斜过渡”， 此处“倾斜”一词表示频率扫描是线性的。线性扫频在010 模下由AD9852自动完成， 很容易实现。线性扫频只是许多频率过渡方式中的一种， 非线性的频率过渡可通过快速分段地改变线性扫频斜率的方法来实现。无论是线性的还是非线性频率过渡方式， 除了输出两个起始频率F1、F2 之外， 还要输出很多中间频率。图4.13.7表示线性倾斜频移键控信号的频率与时间的关系曲线。图4.13.7“倾斜频移键控”用渐变的用户定义的频率变化替代瞬时频率变化， 可比传统的频移键控提供更好的带宽容量。在F1和F2上的停留时间可以

31、等于或远大于中间频率停留时间。F1 和F2的持续时间、中间频率点的数量和在每个频率点上的停留时间均由用户控制。不同于无过渡频移键控， 倾斜频移键控要求最低频率存入F1 寄存器， 最高频率存入F2 寄存器。有关的几个寄存器必须编程， 以设置DDS 的中间频率变化的步进量(48 位) 和每一步所持续的时间(20位)。在工作开始之前频率累加器必须清零， 以保证频率累加器从全零输出状态开始。每个中间频率点的持续时间为：(N + 1) 系统时钟周期，其中N 为用户编程的20 位斜率时钟计数器的初值， 其允许范围是1 (2N - 1)。F1 和F2的持续时间由“FSK 输入端”在目标频率到达后， 继续保持高电平或低电平的持续时间决定。48 位“delta 频率”寄存器设置频率的步进量， 每收到一个来自斜率计数器的时钟脉冲， 频率累加器就与“delta 频率”寄存器累加一次， 然后就在F1 或F2 频率字上加上或减去该累加值， 最后再赋给相位累加器。输出频率按照“FSK 输入端”的逻辑状态