verilog实例代码2.docx

1、verilog实例代码2/与门module zxhand2(c,a,b); input a,b; output c; assign c= a & b; endmodule/或门module zxhor2(c,a,b); input a,b; output c; assign c= a | b; endmodule/非门module zxhnot2(c,b); input b; output c; assign c= b; endmodule/异或门module zxhxro2(c,a,b); input b; output c; assign c=a b; endmodule两选一电路modu

2、le data_scan(d0,d1,sel,q);output q;input d0,d1,sel;wire t1,t2,t3;n1 zxhand2(t1,d0,sel);n2 zxhnot2 (t4,sel);n3 zxhand2(t2,d1,t4);n4 zxhor2(t3,t1,t2);assign q=t1; endmodule verilog HDL实例（一） 练习一简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑

3、时常使用assign结构。注意equal=(a=b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： /- compare.v - module compare(equal,a,b); input a,b; output equal; assign equal=(a=b)?1:0; /a等于b时，equal输出为1；a不等于b时， /equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： timescale 1ns/1ns /

4、定义时间单位。 module comparetest; reg a,b; wire equal; initial /initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; /系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b); /调用模块。Endmodule 【例3.1】4 位全加器module adder4(cout,sum,ina,inb,cin);output3:0 sum;out

5、put cout;input3:0 ina,inb;input cin;assign cout,sum=ina+inb+cin;endmodule【例3.2】4 位计数器module count4(out,reset,clk);output3:0 out;input reset,clk;reg3:0 out;always (posedge clk)beginif (reset) out=0; /同步复位else out=out+1; /计数endendmodule09.04.07【例5.11】模为60 的BCD 码加法计数器module count60(qout,cout,data,load,

6、cin,reset,clk);output7:0 qout;output cout;input7:0 data;input load,cin,clk,reset;reg7:0 qout;always (posedge clk) /clk 上升沿时刻计数beginif (reset) qout=0; /同步复位else if(load) qout=data; /同步置数else if(cin)beginif(qout3:0=9) /低位是否为9，是则beginqout3:0=0; /回0，并判断高位是否为5if (qout7:4=5) qout7:4=0;elseqout7:4=qout7:4+

7、1; /高位不为5，则加1endelse /低位不为9，则加1qout3:0=qout3:0+1;endendassign cout=(qout=8h59)&cin)?1:0; /产生进位输出信号endmodule【例9.10】奇偶校验位产生器module parity(even_bit,odd_bit,input_bus);output even_bit,odd_bit;input7:0 input_bus;assign odd_bit = input_bus; /产生奇校验位assign even_bit = odd_bit; /产生偶校验位endmodule Verilog HDL实例（

8、二） 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和 (posedge clk)(上升沿)或 (negedge clk)(下降沿)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。/ half_clk.v:module half_clk(reset,clk_in,clk_out);input clk_in,reset;output clk_out;reg clk_out;always (posedge clk_in)

9、begin if(!reset) clk_out=0; else clk_out=clk_out; endendmodule在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信号reset，当reset为低电平时，对电路中的寄存器进行复位。测试模块的源代码：/- clk_Top.v -timescale 1ns/100psdefine clk_cycle 50module clk_Top.v;reg clk,reset;wir

10、e clk_out;always #clk_cycle clk = clk;initial begin clk = 0; reset = 1; #100 reset = 0; #100 reset = 1; #10000 $stop; endhalf_clk half_clk(.reset(reset),.clk_in(clk),.clk_out(clk_out);endmodule Verilog HDL实例（三） 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL提

11、供了条件语句供分支判断时使用。在可综合风格的Verilog HDL模型中常用的条件语句有ifelse和caseendcase两种结构，用法和C程序语言中类似。两者相较，ifelse用于不很复杂的分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是caseendcase风格的代码。这一节我们给的是有关ifelse的范例，有关caseendcase结构的代码已后会经常用到。下面给出的范例也是一个可综合风格的分频器，是将10M的时钟分频为500K的时钟。基本原理与1/2分频器是一样的，但是需要定义一个计数器，以便准确获得1/20分频模块源代码：/ - fdivision.v -

12、module fdivision(reset,f10m,f500k);input f10m,reset;output f500k;reg f500k;reg 7:0j; always (posedge f10m) if(!RESET) /低电平复位。 begin f500k = 0; j = 0; end else begin if(j=19) /对计数器进行判断，以确定F500K信号是否反转。 begin j = 0; f500k = f500k; end else j = j+1; endendmodule测试模块源代码：/- fdivision_Top.v -timescale 1ns/

13、100psdefine clk_cycle 50module division_Top;reg f10m=0,reset;wire f500k;always #clk_cycle f10m = f10m; initial begin reset=1;#100 reset=0;#100 reset=1;#10000 $stop; endfdivision fdivision (.reset(reset),.f10m(f10m),.f500k(f500k);endmodule Verilog HDL实例（四）练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞

14、赋值的概念和区别； 2.了解阻塞赋值的使用情况。阻塞赋值与非阻塞赋值，在教材中我们已经了解了它们之间在语法上的区别以及综合后所得到的电路结构上的区别。在always块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并发执行的。实际的时序逻辑设计中，一般的情况下非阻塞赋值语句被更多地使用，有时为了在同一周期实现相互关联的操作，也使用了阻塞赋值语句。（注意：在实现组合逻辑的assign结构中，无一例外地都必须采用阻塞赋值语句。下例通过分别采用阻塞赋值语句和非阻塞赋值语句的两个看上去非常相似的两个模块blocking.v和non_blocking.v来阐明两者之间的区别。

15、模块源代码：/ - blocking.v -module blocking(clk,a,b,c); output 3:0 b,c; input 3:0 a; input clk; reg 3:0 b,c; always (posedge clk) begin b = a; c = b; end endmodule/- non_blocking.v -module non_blocking(clk,a,b,c); output 3:0 b,c; input 3:0 a; input clk; reg 3:0 b,c; always (posedge clk) begin b = a; c = b

16、; endendmodule测试模块源代码：/- compareTop.v -timescale 1ns/100psinclude ./blocking.vinclude ./non_blocking.vmodule compareTop; wire 3:0 b1,c1,b2,c2; reg 3:0 a; reg clk; initial begin clk = 0; forever #50 clk = clk; end initial begin a = 4h3; $display(_); # 100 a = 4h7; $display(_); # 100 a = 4hf; $display

17、(_); # 100 a = 4ha; $display(_); # 100 a = 4h2; $display(_); # 100 $display(_); $stop; end non_blocking non_blocking(clk,a,b2,c2); blocking blocking(clk,a,b1,c1);endmodule Verilog HDL实例（五） 练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 2.了解assign与always两种组合逻辑电路实现方法之间的区别。 仅使用assign结构来实现组合逻辑电路，

18、在设计中会发现很多地方会显得冗长且效率低下。而适当地采用always来设计组合逻辑，往往会更具实效。已进行的范例和练习中，我们仅在实现时序逻辑电路时使用always块。从现在开始，我们对它的看法要稍稍改变。下面是一个简单的指令译码电路的设计示例。该电路通过对指令的判断，对输入数据执行相应的操作，包括加、减、与、或和求反，并且无论是指令作用的数据还是指令本身发生变化，结果都要作出及时的反应。显然，这是一个较为复杂的组合逻辑电路，如果采用assign语句，表达起来非常复杂。示例中使用了电平敏感的always块，所谓电平敏感的触发条件是指在后的括号内电平列表中的任何一个电平发生变化，（与时序逻辑不同

19、，它在后的括号内没有沿敏感关键词，如posedge 或negedge）就能触发always块的动作，并且运用了case结构来进行分支判断，不但设计思想得到直观的体现，而且代码看起来非常整齐、便于理解。/- alu.v -define plus 3d0define minus 3d1define band 3d2define bor 3d3define unegate 3d4module alu(out,opcode,a,b);output7:0 out;reg7:0 out;input2:0 opcode;input7:0 a,b; /操作数。always(opcode or a or b)

20、/电平敏感的always块begin case(opcode) plus: out = a+b; /加操作。 minus: out = a-b; /减操作。 band: out = a&b; /求与。 bor: out = a|b; /求或。 unegate: out=a; /求反。 default: out=8hx;/未收到指令时，输出任意态。 endcaseend endmodule 同一组合逻辑电路分别用always块和连续赋值语句assign描述时，代码的形式大相径庭，但是在always中适当运用default（在case结构中）和else（在ifelse结构中），通常可以综合为纯组合

21、逻辑，尽管被赋值的变量一定要定义为reg型。不过，如果不使用default或else对缺省项进行说明，则易生成意想不到的锁存器，这一点一定要加以注意。指令译码器的测试模块源代码：/- alu_Top.v -timescale 1ns/1nsmodule alutest; wire7:0 out; reg7:0 a,b; reg2:0 opcode; parameter times=5; initial begin a=$random%256; /Give a radom number blongs to 0,255 . b=$random%256; /Give a radom number b

22、longs to 0,255. opcode=3h0; repeat(times) begin #100 a=$random%256; /Give a radom number. b=$random%256; /Give a radom number. opcode=opcode+1; end #100 $stop; end alu alu1(out,opcode,a,b);endmodule Verilog HDL实例（六） 练习六. 在Verilog HDL中使用函数 目的：掌握函数在模块设计中的使用。与一般的程序设计语言一样，Veirlog HDL也可使用函数以适应对不同变量采取同一运算

23、的操作。Veirlog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。下例是函数调用的一个简单示范，采用同步时钟触发运算的执行，每个clk时钟周期都会执行一次运算。并且在测试模块中，通过调用系统任务$display在时钟的下降沿显示每次计算的结果。模块源代码：module tryfunct(clk,n,result,reset); output31:0 result; input3:0 n; input reset,clk; reg31:0 result; always (posedge clk) /clk的上沿触发同步运算。b

24、egin if(!reset) /reset为低时复位。 result=0; else begin result = factorial(n); end end function 31:0 factorial; /函数定义。 input 3:0 operand; reg 3:0 index; begin factorial = 1; for(index = 1; index = operand; index = index + 1) factorial = index * factorial; end endfunctionendmodule测试模块源代码：timescale 1ns/100p

25、smodule tryfuctTop;reg3:0 n,i;reg reset,clk;wire31:0 result;initial begin n=0; reset=1; clk=0; #10 reset=0; #10 reset=1; for(i=0;i=15;i=i+1) begin #20 n=i; end #10 $stop; endalways #5 clk=clk; tryfunct tryfunct(.clk(clk),.n(n),.result(result),.reset(reset);endmodule 上例中函数factorial(n)实际上就是阶乘运算。必须提醒大家

26、注意的是，在实际的设计中，我们不希望设计中的运算过于复杂，以免在综合后带来不可预测的后果。经常的情况是，我们把复杂的运算分成几个步骤，分别在不同的时钟周期完成。 Verilog HDL实例（七） 练习七. 在Verilog HDL中使用任务（task） 目的：掌握任务在结构化Verilog HDL设计中的应用。仅有函数并不能完全满足Veirlog HDL中的运算需求。当我们希望能够将一些信号进行运算并输出多个结果时，采用函数结构就显得非常不方便，而任务结构在这方面的优势则十分突出。任务本身并不返回计算值，但是它通过类似C语言中形参与实参的数据交换，非常快捷地实现运算结果的调用。此外，我们还常常利用任务来帮助我们实现结构化的模块设计，将批量的操作以任务的形式独立出来，这样设计的目的通常一眼看过去就很明了。下面是一个利用task和电平敏感的alway