西电EDA报告.docx

1、西电EDA报告 8位移向相加乘法器1.乘法器原理8位乘法器可用移位和加法来实现，两个8位数相乘，总共需要执行8次加法运算和8次移位运算，由乘数的末位值确定被乘数是否与原部分积相加，从乘数的最低位开始，若乘数为1，加被乘数，然后右移一位，形成新的部分积，乘数同时右移一位；若乘数为0，加上零值，然后右移一位，形成新的部分积，乘数同时右移一位，直到乘数的最高位为止，从而得出最终的乘积结果。实现原码一位乘法的硬件逻辑结构图如下图所示。用寄存器R0存放部分积；R0存放乘数Y,并且最低位Yn作判断为;R0和R1都具有右移功能并且是连通的；寄存器R2存放被乘数X,加法器完成部分积与位积求和，计数器记录相加移

2、位的操作次数。 8位乘法器的顶层设计主要分成四大功能模块 ，并可根据分解的层次进行设计， 各个功能模块作用介绍如下： 1) 右移寄存器模块：是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移，本设计采用的一个8位寄存器，能存放8位二进制代码，需用8个触发器来构成，它可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。2) 加法器：本设计用到一个8位加法器，主要进行操作数的加法运算。3) 乘1模块：主要实现8位与1位的乘法运算。4) 锁存器:它所实现的功能是把当前的状态锁存起来，使CPU送出的数据在接口电路的输出端保持一段时间锁存后状态不再发生变化，直到解除锁定。本次设计采用1

3、6位锁存器，同时也是一个右移寄存器，在时钟信号作用下，进行输入值的移位与锁存。2.乘法器设计流程 本设计采用移位和加法来实现两个8位二进制数相乘。由乘数的末尾值来确定被乘数是否与原部分积相加，然后右移一位，形成新的部分积；同时，乘数也右移一位，由次低位作新的末位，空出最高位放部分积的最高位。例如被乘数为00000101，乘数为01101111，初始条件下，部分积为0，乘数最低位为1，加被乘数，和为00000101，使其右移一位，形成新的部分积为00000010，乘数同时右移一位，原和最低位1被放到乘数的最高位，此时，乘数最低位为1，加00000101，和为00000111，使其右移一位，形成新

4、的部分积为0000011，依次类推，循环8次，总共需要进行8次相加和8次移位操作，最终得出乘积结果。其设计流程图所如下所示：三 8位乘法器的顶层设计 8位移位相加乘法器的顶层原理图如下图所示。在图中，START信号的上升沿及其高电平有两个功能，即16位寄存器清零和被乘数A70向移位寄存器SREG8B加载；当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器ANDARTIH打开，8位乘数B70在同一节拍进入8位加法器，与上一次锁存在16位锁存器中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，

5、与门全零输出。如此反复，直至8个时钟脉冲后。最后乘积完整出现在REG16B端口。移位相加乘法器的原理图如下: 仿真波形图如下：输入 十六进制数a=3 ,b=2, 结果显示dout=63.2 十六位位锁存器原理图如下：3.3 八位二进制加法器输入 a=3 ,b=5 ,结果s=83.4 一位乘法器 移位相加乘法器乘法器的顶层设计的VHDL的代码如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ARICTL IS PORT(CLK:IN STD_LOGIC; START:IN STD_

6、LOGIC; ARIEND:OUT STD_LOGIC; CLKOUT: OUT STD_LOGIC; RSTALL: OUT STD_LOGIC); END ENTITY ARICTL;ARCHITECTURE ART OF ARICTL ISSIGNAL CNT4B: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN RSTALL=START; PROCESS(CLK,START)IS BEGIN IF START=1THEN CNT4B=0000; ELSIF CLKEVENT AND CLK=1THEN IF CNT4B8 THEN CNT4B =CNT4B+1;

7、END IF; END IF; END PROCESS;PROCESS(CLK,CNT4B,START)IS BEGIN IF START=0 THEN IF CNT4B8 THEN CLKOUT =CLK;ARIEND=0; ELSE CLKOUT=0;ARIEND=1; END IF; ELSE CLKOUT=CLK;ARIEND=0;END IF;END PROCESS;END ARCHITECTURE ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B I

8、SPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5=0&A4;B5=

9、0&B4;S5=A5+B5+C4;S4=S5(3 DOWNTO 0);CO4=S5(4);END ARCHITECTURE ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT(CLK: IN STD_LOGIC;LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB: OUT STD_LOGIC);END ENTITY SREG8B;ARCHITECTURE ART OF SREG8B ISSIGNAL REG8B: STD_LOGIC_VECTOR(7

10、 DOWNTO 0);BEGIN PROCESS(CLK,LOAD)ISBEGINIF CLKEVENT AND CLK=1 THENIF LOAD=1 THEN REG8B=DIN;ELSE REG8B(6 downto 0)=REG8B(7 DOWNTO 1);END IF;END IF;END PROCESS;QB=REG8B(0);END ARCHITECTURE ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; D: IN S

11、TD_LOGIC_VECTOR(8 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY REG16B;ARCHITECTURE ART OF REG16B ISSIGNAL R16S: STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINPROCESS(CLK,CLR)ISBEGIN IF CLR=1 THEN R16S=0000000000000000; ELSIF CLKEVENT AND CLK= 1 THEN R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1); R16S(15 DOWN

12、TO 7)=D; END IF; END PROCESS; QCIN,A4=A(3 DOWNTO 0),B4=B(3 DOWNTO 0),S4=S(3 DOWNTO 0),CO4=SC);U2: ADDER4BPORT MAP(C4=SC,A4=A(7 DOWNTO 4),B4=B(7 DOWNTO 4),S4=S(7 DOWNTO 4),CO4=COUT);END ARCHITECTURE ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN: IN STD_LOGIC;DIN: IN STD_LOG

13、IC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0);END ENTITY ANDARITH;ARCHITECTURE ART OF ANDARITH ISBEGIN PROCESS(ABIN,DIN)ISBEGINFOR I IN 0 TO 7 LOOPDOUT(I)=DIN(I)AND ABIN;END LOOP;END PROCESS;END ARCHITECTURE ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI8X8 IS PORT(CLK:IN S

14、TD_LOGIC; START:IN STD_LOGIC; A:IN STD_LOGIC_VECTOR(7 DOWNTO 0); B:IN STD_LOGIC_VECTOR(7 DOWNTO 0); ARIEND:OUT STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY MULTI8X8;ARCHITECTURE ART OF MULTI8X8 ISCOMPONENT ARICTL IS PORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC; RSTA

15、LL:OUT STD_LOGIC; ARIEND: OUT STD_LOGIC);END COMPONENT ARICTL;COMPONENT ANDARITH IS PORT(ABIN:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT ANDARITH;COMPONENT ADDER8B ISPORT(CIN: IN STD_LOGIC;A: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B: IN STD_LOGIC

16、_VECTOR(7 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT: OUT STD_LOGIC);END COMPONENT ADDER8B ;COMPONENT SREG8B ISPORT(CLK: IN STD_LOGIC;LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB: OUT STD_LOGIC);END COMPONENT SREG8B ;COMPONENT REG16B ISPORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC

17、; D: IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END COMPONENT REG16B ;SIGNAL S1: STD_LOGIC;SIGNAL S2: STD_LOGIC;SIGNAL S3: STD_LOGIC;SIGNAL S4: STD_LOGIC;SIGNAL S5: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL S6: STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL S7: STD_LOGIC_VECTOR(15 DOWNTO 0

18、);BEGIN DOUT=S7; S1CLK,START=START, CLKOUT=S2,RSTALL=S3,ARIEND=ARIEND); U2:SREG8B PORT MAP(CLK=S2,LOAD=S3, DIN=A,QB=S4); U3:ANDARITH PORT MAP(ABIN=S4,DIN=B,DOUT=S5); U4:ADDER8B PORT MAP(CIN=S1,A=S7(15 DOWNTO 8), B=S5,S=S6(7 DOWNTO 0),COUT=S6(8); U5:REG16B PORT MAP(CLK=S2,CLR=S3,D=S6(8 DOWNTO 0),Q=S7

19、(15 DOWNTO 0);END ARCHITECTURE ART;4乘法器仿真4.1系统仿真情况仿真图如下： 输入a=9F 输入b=FD 输出 结果DOUT=9D235 实验总结1 对quartus 软件的使用更加熟练，掌握了元件component(调用子函数)的设计方法，在本次设计中，首次将所有模块设计为元件。在设计乘法器的过程中利用调用语句来实现对元件的包含。2 加深了对vhdl语言的学习，对硬件语言有了更深的认识。6 实验收获通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，并且EDA总共有5节课，我发现自己基础不够，查阅了很多资料，并借鉴别人的设计才完成了这个设计。虽然不完全是自己设计的，但也有成就感了。