1、实验一VHDL入门与QuartusII使用指南实验一 VHDL入门与Quartus II使用一、实验目的1熟悉Quartus II的VHDL文本设计流程。2学习用VHDL进行简单逻辑电路设计,多层次电路设计。3掌握VHDL设计电路的仿真、综合、和硬件测试的过程。二、实验内容1实验内容1:首先利用Quartus完成2选1多路选择器(例3-1)的文本编辑输入(mux21a.vhd)和仿真测试等步骤,给出仿真波形,验证本项设计的功能。2实验内容2:用VHDL语言来描述一个3选1多路选择器,将例4-1多路选择器看成是一个元件mux21a,利用元件例化语句描述图3-17(93页),并将此文件放在同一目录
2、muxk中。用层次化描述的方法,先建立一个2选1多路选择器实体,然后在顶层设计中调用该实体两次就得到了3选1多路选择器。以下是部分参考程序:. COMPONENT MUX21A PORT ( a,b,s : IN BIT; y : OUT BIT); END COMPONENT ;. u1 : MUX21A PORT MAP(a=a2,b=a3,s=s0,y=tmp); u2: END ARCHITECTURE BHV ;对上面方法得到的VHDL设计进行功能仿真,验证其逻辑功能的正确性。验证完成后进行综合,查看其RTL电路结构。 三、实验报告将实验原理、设计过程、编译仿真波形、RTL电路和分析
3、结果写进实验报告。四、实验步骤 Quartus II 设计的主要流程有:创建工程、设计输入、编译、仿真验证、引脚锁定、下载。1创建工程在D盘中新建一个文件夹D: mux21a,此文件夹用于存放整个工程。 打开Quartus II ,在菜单中选择FileNew Project Wizard 将会出现一个信息框,这个对话框介绍创建工程步骤,可以直接选Next,这时会出现如图1所示的对话框。这里需输入的是欲创建工程的基本信息,三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。建议工程名与顶层实体名称保持一致。输入完毕我们就可以点击Next。 图1 新建工程基本信息对
4、话框然后出现图2所示的添加工程文件对话框。在这里需要做的是将已经写好的VHDL文件加入到工程中。本次实验,可以直接点击Next,以后再添加VHDL文件的工作。 图2 添加工程文件对话框 然后出现图3所示对话框,这里我们需要完成的是选择器件的工作。选择EP2C35F672C8,集成了最高达33,216个逻辑单元和473Kb的片上RAM,速度等级8。选择完成后,点击Next。 图3 目标器件选择对话框然后出现图4所示对话框,这里询问是否选用第三方EDA工具,我们不选用,直接点击Next。 图4 EDA工具选择对话框然后出现图5所示对话框,该对话框给出了所生成工程的信息,点击Finish就完成了工程
5、创建。图5 生成工程的信息2 设计输入 在Quartus II 中创建新的VHDL文件。在FileNew,在弹出的对话框中Device Design File中选择VHDL File,图6所示。 图6 选择VHDL文件类型点击OK将在工作区弹出一文本编辑窗口,输入VHDL程序,编辑完毕后保存为mux21a.vhd。图7所示。图7 保存mux21a.vhd3 编译完成对VHDL文件的编辑后,进行编译。选择菜单中的进行编译,编译成功后,会出现图8的提示信息。图8 编译成功对话框4 功能仿真我们通过波形图仿真来验证我们的设计。FileNew,在Other Files页中选中Vector Wavefo
6、rm File。点击OK按钮。出现一个空的波形图文件。如图9所示。图9 空的波形图文件然后点击Edit-End Time,设置仿真结束时间。我们这里设置1us。改完点击OK关闭End窗口。在File菜单中选择Save As,点击save, 保存为mux21a.vwf。在波形图中Name栏下空白处双击,出现Insert Node or Bus 对话框,点击Node Finder, 如图10(1)所示。 图10 添加节点(1) 然后在Node Finder 对话框中的Filter里,用下拉菜单选Pins: all,点List,出现信号节点列表。如图10(2)所示。并点击号,将信号选择到右边窗口。
7、图10 添加节点(2) 在Name栏中选输入端口a的名称,此端口所在行被高亮。选中按钮,设置波形。参数设为10ns,如图11所示。 图11 输入a激励参数设置 分别点击b 和s,同样设置参数,如图12、13所示 图12 输入b激励参数设置 图13 输入s激励参数设置 设置好参数后,将波形图文件存盘。如图14所示。图14 激励波形设置菜单AssignmentsSettingsSimulator Settings中选择功能仿真Functional,如图15所示。图15 设置功能仿真 接着产生功能仿真网表,ProcessingGenerate Functional Simulation Netlis
8、t。点击,开始仿真,仿真完毕后在Simulation Report的Simulation Waveforms 窗口中可以看到输出波形图。如图 16所示。图16 仿真结果 5 查看RTL电路和门级电路:点击Tools Netlist Viewers RTL Viewer后,生成如下的RTL电路:点击Tools Netlist Viewers Technology Map Viewer后,生成如下的门级电路:电子设计自动化(EDA)实验报告实验题号 : 实验一项目名称 : VHDL入门与Quartus II使用系班 : 计科系12(2)学号 : 姓名 : 实验日期 : 2014-04-09指导老师 :一、实验目的二、实验内容三、将实验原理、设计过程、编译仿真波形、RTL、引脚绑定和分析结果写进实验报告。
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