数字逻辑实验报告.docx

1、数字逻辑实验报告武汉理工大学院校：计算机科学与技术学院专业：计算机科学与技术学生姓名：王旭班级：Y1606学号01216108701132017年 月 日实验一：一位全加器实验目的：1. 掌握组合逻辑电路的设计方法；2. 熟悉 Vivado2014 集成开发环境和 Verilog 编程语言；3. 掌握 1 位全加器电路的设计与实现。试验工具：1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和 Verilog 编程语言。实验原理：Ci+A+B=Co，S 全加器真表ABCiCoS0000000101010010111010001101101101011111全加器逻辑表达

2、式S=ABCiCo=A.B+ (AB).Ci 全加器电路图实验步骤：(一) 新建工程：1、 打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx DesignTools-Vivado 2014.2 下的 Vivado 2014.2 打开软件；2、 单击上述界面中 Create New Project 图标，弹出新建工程向导。3、 输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数

3、字、下划线来组成4、 选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工程的过程中添加设计源文件。5、 根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计划开发板 Digilent Basys3 为例，FPGA 采用 Artix-7 XC7A35T-1CPG236-C 的器件，即 Family 和 Subfamily 均为 Artix-7，封装形式（Package）为 CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为 C）。点击 Next

4、。6、 确认相关信息与设计所用的的 FPGA 器件信息是否一致，一致请点击 Finish，不一致，请返回上一步修改。7、 得到如下的空白 Vivado 工程界面，完成空白工程新建。(二) 设计文件输入：8、 点击 Flow Navigator 下的 Project Manager-Add Sources 或中间 Sources 中的对话框打开设计文件导入添加对话框。9、 选择第二项 Add or Create Design Sources，用来添加或新建 Verilog 源文件。10、 如果有现有的 V 文件，可以通过 Add Files 一项添加。在这里，我们要新建文件，所以选择 Creat

5、e File 一项。11、 在 Create Source File 中输入 File Name，这里为 full_adder，点击 OK。注：名称中不可出现中文和空格。12、 新建的设计文件（此处为 full_adder.v）即存在于 Sources 中的 Design Sources 中。打开该文件，输入相应的设计代码。根据已知的电路图得到以下 verilog 代码：modulefull adder(inout x,input y,input z,output s,output c,);wire w1, w2, w3;xor(w1, x, y);and(w2, x, y);xor(s, w

6、1, z);and(w3, w1, z);or(c, w3, w2);endmodule13、 点击 Flow Navigator 中 Synthesis 中的 Run Synthesis，对工程进行综合14、 综合完成之后，选择 Open Synthesized Design，打开综合结果15、 在layout中选择IO planning一项。16、 在右下方的选项卡中切换到I/O ports一栏，并在对应的信号后，输入对应的FPGA管脚标号，c,s,x,y,z的管脚分别设为E19，U19，V16，V17和w16（也可根据下方的引脚分配图1自行选择）并指定I/O std 电压为“LVCMOS

7、3317、 完成之后，点击左上方工具栏中的保存按钮，工程提示新建 XDC 文件或选择工程中已有的 XDC 文件。点击 OK 完成约束过程。(三) 工程实现18、 在 Flow Navigator 中点击 Program and Debug 下的 Generate Bitstream 选项，工程会自动完成综合、实现、Bit 文件生成过程，完成之后，可点击 Open Implemented Design 来查看工程实现结果。19、 将 basys3 板用 mini usb 线连上电脑， 打开 basys3 上的电源开关，在Flow Navigator中展开Hardware Manager，点击Op

8、en New Target）在Flow Navigator中展开Hardware Manager，点击Open New Target）20、 拨动开关键，测试 LED 灯的亮灭是否与全加器的逻辑功能相符。试验现象： 将 basys3 板用 mini usb 线连上电脑，打开 basys3 上的电源开关拨动开关1，LED1亮；拨动开关2，LED灯1灭，灯2亮；拨动开关3，LED灯1亮，LED灯2灭，LED灯3亮。实验结论：通过对比开关控制下灯的熄灭与否和真值表，得出结论，全加器的输入与输出与实际相符，实验步骤无误实验二：一位BCD码转余三码试验内容：1. 利用“与门”、“或门”、“非门”设计并实

9、现 BCD 码转余三码的电路。实验目的：1. 掌握组合逻辑电路的设计方法；2. 熟悉 Vivado2014 集成开发环境和 Verilog 编程语言；3. 掌握 BCD 码转余三码电路的设计与实现。实验工具：1. Basys3 FPGA 开发板，69 套。2. Vivado2014 集成开发环境 Verilog 编程语言。实验原理：（1） 功能描述：将 10 个 BCD 码（00001001）转成余 3 码（00111100），BCD 的输入为 ABCD，输出为 WXYZ，对应的真值表为：（2） 布尔表达式d=m(10,11,12,13,14,15)W=ABCD+ABCD+ABCD+ABCD+ABCDX=ABCD+ABCD+ABCD+ABCD+ABCD Y=ABCD+ABCD+ABCD+ABCD+ABCD Z=ABCD+ABCD+ABCD+ABCD+ABCD 化简如下：T=C+D X=BT+BTW=A+BTY=CD+TZ=D（3） 逻辑电路图 A W（1） 门电路级别的 Verilog 代码如下：（2）操作符级别的 Verilog 代码和约束文件分别如下：实验现象：成功完成BCD码转余三码，与预期现象相符。实验结论：通过对实验现象的分析，得出代码与门电路图的结合很好的印证了真值表。