湖南工业大学EDA实验指导书.docx

1、湖南工业大学EDA实验指导书EDA实验指导书电气与信息工程学院EDA实验室2008年9月实验一 QUARTUSII使用（简单逻辑电路设计与仿真）一 实验目的1 学习并掌握QuartusII开发系统的基本操作。2 掌握简单逻辑电路的设计方法与功能仿真技巧。二 实验仪器设备1 PC机，1台2 QuartusII软件开发系统，1套三 实验预习要求1 预习教材中的相关内容；2 预习老师教学演示的相关内容；3 阅读并熟悉本次实验内容。四 实验内容用原理图设计一个1位二进制的全加器（由两个1位二进制半加器构成）并进行电路功能仿真与验证。 五 实验操作步骤（1）开机，进入QuartusII开发系统；（2）在

2、C盘建立自己的工程目录（注意要以英文命名）；（3）在主菜单中选NEW，从输入文件类型选择菜单中选图形编辑文件输入方式Block Diagram/Schematic File，见图1-1。图1-1 输入文件类型选择菜单4）在空白屏幕上双击，从元件库中确定并选择基本元件。注意：从prim子目录中选择输入引脚input和输出引脚output和相应的门电路。见图1-2。图1-2 符号元件库选择目录（5）在图形编辑窗口完成电路的连线及对引脚的命名。 图1-3 1位半加器的电路（6）打开FILE主菜单，选择SAVE AS，将画好的线路图以自己设定的某个名称保存在自己的目录下（文件的扩展名必是.bdf）。（

3、7）并将该设计文件指定成项目文件（选择菜单“FILE” project add current file to project).（8）对所设计的电路进行编译。（选择菜单“processing” start compile）.编译成功会弹出成功相关信息。 （9）软件仿真。在主菜单中选NEW，从输入文件类型选择菜单中选仿真波形文件Vector Waveform File，见下图。（10）添加设计电路中的输入输出端口至下图的仿真波形文件，并将输入端口设置成周期不等的方波，保存设置好的文件，后缀为.vwf。 图1-4仿真波形编辑界面11）设置好的输入波形如图如示。（12）保存后，（选择菜单“proc

4、essing” start simulation）.点击仿真按钮，就可以进行波形仿真，以验证电路的逻辑功能。自己完成一位二进制全加器的设计与验证：1、 用上面完成的半加器电路形成自定义元件（选择菜单 FILE Create Default Symbol）2、 一位二进制全加器电路原理图的设计，见下图 3、 存盘编译；4、 进行波形仿真，验证电路； 六 实验报告（见附1参考格式）1 统一格式，A4纸双面打印。（实验报告格式见附1）2 各部分电路的电路原理图或VHDL源程序。3 仿真结果及分析。实验二 数控分频器设计与仿真一 实验目的1学习并掌握QuartusII CPLD开发系统的操作技巧。2掌

5、握数字逻辑电路的设计方法与功能仿真技巧。3学习VHDL源程序的编写调试方法。二 实验仪器设备1PC机，1台2QuartusII软件开发系统，1套三 实验预习要求1预习教材中的相关内容；2编写好数控分频器VHDL源程序。四 实验内容用VHDL设计一个数控分频器电路，并进行功能仿真与验证，要求预置数为（216），使输入时钟信号根据预置数的不同，实现216分频。五 实验操作步骤（1）开机，进入QuartusII开发系统；（2）在F盘建立自己的目录（注意要以英文命名）；（3）在主菜单中选NEW，从输入文件类型选择最后一项VHDLFile文本编辑输入方式， （4）输入VHDL源程序并保存，后缀名为.VH

6、D。（5）检查修改语法错误。（6）编译.（7）建立仿真波形，进行电路逻辑功能验证。六 实验报告1. 统一格式，A4纸双面打印。2. VHDL源程序。3.仿真结果及分析。实验三 数字秒表的设计一实验目的1巩固和加深对QUARUSII CPLD开发系统的理解和使用；2掌握VHDL编程设计方法；3. 掌握硬件实验装置使用方法；4.掌握综合性电路的设计、仿真、下载、调试方法。二 实验仪器设备1PC机1台2QUARUSII CPLD软件开发系统，1套3. CPLD/FPGA实验系统及下载装置，1套三实验内容 设计一个计时范围为0秒90秒的数字秒表，用数码管显示当前秒表的计时值，并设置一个计时清零开关、一

7、个计时起、停控制开关。设计思路：1秒表的计时基准信号：以周期为1秒的计时脉冲CLK1作为一个比较精准的计时基准信号输入到秒个位计数器的时钟端；（计时脉冲CLK1接实验箱的脉冲输出模块，并将上面的拨码开关切换成0000）注：控制计数器逢10进1，每到90自动回0。2. 数码管译码显示和动态扫描电路： 将计数器输出的值用数码管显示需要BCD-七段数码管译码显示程序；而将秒表的各位动态显示在数码管上，需要扫描电路注：其中扫描电路输入端口：CLK2（1KHZ）为扫描时钟输入； 四实验预习要求1 预习VDHL语言关于时序电路的描述方法； 2 理解本实验的基本结构；3 预先设计好该VHDL程序：五 实验操

8、作步骤（1）开机，进入MAX+PLUSII CPLD开发系统；（2）在F盘建立自己的目录（注意要以英文命名）；（3）在主菜单中选NEW，从输入文件类型选择VHDL文本编辑输入方式， （4）输入VHDL源程序并保存，后缀名为.VHD。（5）检查修改语法错误。（6）编译.（7）打开Assignments-devise菜单，选择计划使用的选择芯片型号Ep1K30Tc1443； （8）打开Assignments-pin，按照自己的连线进行正确的管腳映射。（9）点击烧写“PROGRAM”按钮，在弹出的烧写界面选择硬件安装，硬件安装选择ByteblastMV。最后点START按钮，将.SOF文件下载到实验

9、箱进行电路功能验证。 六 实验报告1. 统一格式，A4纸双面打印。2. VHDL源程序。3.仿真结果及分析。实验四 汉字点阵的设计与实现一 实验目的1学习并掌握QUARUSII CPLD开发系统的操作技巧。2掌握EDA设计方法与下载调试技巧。3学习VHDL源程序的编写调试方法。二 实验仪器设备1PC机，1台2QUARUSII软件开发系统，1套三 实验预习要求1预习教材中的相关内容；2编写好序列信号发生器VHDL源程序。四 实验内容汉字显示在很多场合都有应用，本设计要求掌握汉字的点阵显示原理、字模软件的使用和汉字动态显示的编程方法。具体要求：（1）采用EDA实验箱上的16*16点阵模块动态显示本

10、组同学的班级、姓名、学号，要求用单次脉冲开关进行切换，即按一次单次脉冲开关显示一个汉字或数字。 点阵显示硬件电路连接示意图五 实验操作步骤（1）开机，进入QUARUSII开发系统；（2）在F盘建立自己的工程目录（注意要以英文命名）；（3）在主菜单中选NEW，从输入文件类型选择文本编辑VHDL输入方式输入程序； （4）在菜单中选DeVice，选择芯片型号Ep1K30Tc1443；（5）在主菜单中选Pin，按照自己的连线进行正确的管腳映射；（6）下载到实验箱验证。汉字点阵字库生成程序说明为了快速得到汉字的点阵字形代码，一般都用字模识别软件，不用安装，双击即可运行。实验五 直接数字频率合成器（DDS

11、）一 实验目的1学习并掌握QUARUSII开发系统的操作技巧。2掌握EDA模块化综合设计的方法与调试技巧。二 实验仪器设备1PC机，1台2QUARUSII软件开发系统，1套三 实验预习要求1预习教材中的相关内容；2编写好各模块的VHDL源程序。四 实验内容直接数字频率综合技术，即DDS技术，是一种新型的频率合成技术和信号产生方法。利用EDA技术和FPGA实现直接数字频率合成器DDS的设计。 设计要求： 利用QuartusII软件仿真实现DDS的设计。 系统总体框图设计思路： 直接数字频率合成器（Direct Digital Frequency Synthesizer）是 一种基于全数字技术，从

12、相位概念出发直接合成所需波形的一种频率合成技术。其电路系统具有较高的频率分辨率，可以实现快速的频率切换（20ns）,频率分辨率高（0.01HZ）,频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点。DDS技术很容易实现频率、相位和幅度的数控调制，广泛用于接收本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合调频无线通信系统。 上图是DDS的基本总体框图，频率控制字M和相位控制字N分别控制DDS输出正弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。相位寄存器的输出与相位控制

13、字相加，其结果作为正弦查找表的地址。正弦查找表由ROM构成，内部存有一个完整周期正弦波的数字幅度信息，每个查找表的地址对应正弦波中0-360范围内的一个相位点。查找表把输入的地址信息映射成正弦波的数字幅度信号，同时输出到数模转换器DAC的输入端，DAC输出的模拟信号经过低通滤波器（LPF）,可得到一个频谱纯净的正弦波。 DDS基本结构框图特点：其中CLK来自高稳性晶振所提供，用于提供DDS各种部件的同步工作。DDS核心的相位累加器由一个N位字长的二进制加法器和一个有时钟f取样的N位寄存器组成，作用是对频率控制字进行线性累加；波形存储器中所对应的是一张函数波形查询表，对应不同的相位码址输出不同的

14、幅度编码。当相位控制字为0，相位累加输出的序列对波形存储器寻址，得到一系列离散的幅度编码。该幅度编码经D/A转换后得到对应的阶梯波，最后经低通滤波器平滑后可得到所需的模拟波形。相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期就是DDS信号的一个频率周期。模块一：相位累加器SUM99当RESET为低电平时，输出OUT复位为0； 当RESET为高电平，使能信号EN为高电平时，来一个时钟脉冲信号，频率控制字线性累加输出一个OUT数据.数据端D，用来输入被寄存的二进制信号； 脉冲端CLK,在脉冲的上升沿到来时，Q随D变化；模块四：ROM256_8输出数据寄存器 数据端D,用来输入被寄存的二进制信号； 脉冲端CLK,在脉冲的上升沿到来时，Q随D变化附1班级：学号：姓名：指导教师：成绩：电子设计自动化实验报告实验一一、 实验目的二、 实验电路（程序）三、 仿真结果及分析实验二四、 实验目的五、 实验电路（程序）六、 仿真结果及分析