vhdl实验报告348347.docx

1、vhdl实验报告348347(此文档为word格式，下载后您可任意编辑修改！)福建农林大学计算机与信息学院信息工程类实验报告课程名称：VHDL数字系统设计姓 名：系：电子信息工程系专 业：电子信息工程 年 级：2010级学 号：指导教师： 职 称：讲师2013年 11 月 13 日实验项目列表序号实验项目名称成绩指导教师1实验一 数控分频器的设计孙奇燕2实验二 嵌入式锁相环PLL应用孙奇燕3实验三 正弦信号发生器孙奇燕4实验四 频率计孙奇燕567891011121314151617181920福建农林大学计算机与信息学院信息工程类实验报告系： 电子信息工程系 专业： 电子信息工程 年级： 20

2、10级 姓名： 学号： 实验课程： VHDL数字系统设计 实验室号：_ 田C407 实验设备号： 17 实验时间： 11.12 指导教师签字： 成绩： 实验一 数控分频器的设计1实验目的和要求学习数控分频器的设计、分析和测试方法。2实验原理信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)3主要仪器设备（实验用的软硬件环境）实验的硬件环境：微

3、机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG口线一根、USB下载线一根、USB下载器一个、示波器实验的软件环境：Quartus II 9.0软件4操作方法与实验步骤（1）创建工程，并命名位test。（2）打开QuartusII,建立VHDL文件，并输入设计程序。保存为DVF.（3）选择目标器件。Acex1kEP1K100QC208-3。（4）启动编译。（5）建立仿真波形图。（6）仿真测试和波形分析。（7）引脚锁定编译。（8）编程下载。（9）硬件测试5实验内容及实验数据记录在实验系统上硬件验证例5-20的功能。可选实验电路模式1（第一章图4）；键2键1负责输入8位预置数D(

4、PIO7-PIO0)；CLK由clock0输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2键1的输入值，可听到不同音调的声音。6实验数据处理与分析1）实验代码【例1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC );END

5、;ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC;BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF CNT8 = THEN CNT8 := D; -当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL = 1; -同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; -否则继续作加1计数 FULL = 0; -且输出溢出标志信

6、号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2; -如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT CLK0,c0=FOUT0);END behav;2.实验测试设计同时输出3个不同频率的PLL模块。波形如图17.4仿真波形图：图17.4 选择输出频率为75MHz7质疑、建

7、议、问题讨论通过本次实验，学会了如何建立模块，如何创建顶层文件以及对模块的仿真。知道了锁相环路（PLL）亦称自动相位控制（APC）电路，它是一种利用相位误差消除频率误差的反馈控制系统。了解到了PLL是由鉴相器（相位比较器）、环路滤波器（低通滤波器）和压控振荡器三个基本部件组成的。意识到了自己对本次实验还是很生疏，有待进一步的练习与实践；实验中也要特别注意时钟频率的设置以及一些细节方面，以尽量减少错误。福建农林大学计算机与信息学院信息工程类实验报告系： 电子信息工程系 专业： 电子信息工程 年级： 2010级 姓名： 学号： 实验课程： VHDL数字系统设计 实验室号： 田C407 实验设备号： 17 实验时间： 11.12 指导教师签字： 成绩： 实验三 正弦信号发生器1实验目的和要求进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。2实验原理正弦信号发生器由三部分组成：数据计数器或地址发生器、数据ROM和DA。顶层文件