数字电路及逻辑实验指导书Quartus.docx

1、数字电路及逻辑实验指导书Quartus数字电路及逻辑实验指导书计算机科学与技术学院实验教学中心第一章实验平台简介 11LP-2900逻辑设计实验平台 12逻辑门 第二章QuartusII开发软件的使用 21 基于QuartusII的设计输入 22 基于QuartusII的平面编辑 23 基于QuartusII的模拟仿真 24 基于QuartusII的编程下载 第三章数字电路及逻辑实验 30 一位半加器设计 31 译码器的设计 32 数据比较器的设计 33 同步计数器的设计 34 分频（除频）器的设计 35 移位寄存器的设计 36 数字显示电路的设计 第一章实验平台简介 11LP-2900逻辑设

2、计实验平台 LP-2990逻辑设计实验平台由CPLD晶片板、I/O元件实验板、PC下载界面电路和电源四部分组成。 1CPLD晶片板 在CPLD晶片板上，有一片Altera 10K系列晶片，Altera EPF10K10TC144-4 CPLD，该晶片提供不断重新下载新电路的弹性与便利。 2I/O元件实验板 在I/O元件实验板上，有12种I/O元件：4组红绿黄LED；6个共阴极七段显示器；一个蜂鸣器；两个电子骰子；一个时序电路；3组8位开关；4个脉冲按键；一个4x3键盘；一块8x8点矩阵LED显示器；一个液晶显示器；A/D与D/A电路组件；8051单片机模组。 这些I/O元件，提供了调试逻辑电路

3、必要的环境。为了便于实验，给出LP-2900的部分I/O元件的脚位： DE174LS138）输出端Y0- - -Y5为C1- - -C6，C1- - -C6分别为6个显示器阴极共点端。 RK1 RK2 RK3 为键盘列输出。 DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0- - -Y3为C1- - -C4，C1- - -C4分别为键盘的扫描输出。 3PC下载界面电路 PC与LP2900的通信电路。 12 逻辑门 为了便于在图形方式下选取逻辑器件和在文本方式下使用门原语设计逻辑电路，下面给出部分逻辑门符号以供使用。 （1）图形方式逻辑门名称 and2

4、 两输入端与门 andi i输入端与门 or2 两输入端或门 (i = 2 8) nand2 两输入端与非门 nor2 两输入端或非门 not 非门 xor 异或门 xnor 同或门 tri 三态门 （2）门原语设计使用逻辑符号 and 与如：一位半加器 nand 与非 module fadd(s,c,a,b);/端口列表 or 或 input a,b; /输入 nor 或非 output s,c; /输出 not 非 xor (s,a,b); /s=a异或b xor 异或 and (c,a,b); /c=a与b xnor 同或 andmodule 第二章Quartus II开发软件的使用 2

5、.1 基于QuartusII的设计输入 1. 点击桌面图标QuartusII或开始菜单程序的Altera程序项。 2电路输入（图形方式） （1）新建工程：FileNew Project Wizard。在E盘创建工程。 （2）新建文件：FileNewDesign FilesBlock Diagram/schematic，出现图形编辑窗口。 （3）电路输入：在图形编辑窗口点击鼠标右键InsertSymbol输入电路符号。 （4）电路连接：使用窗口左侧的绘图工具连接电路。 （5）管角命名：鼠标移动到管角名称处双击鼠标输入管角名。 （6）保存文件名：FileSave As。生成的文件扩展名为.bdf，

6、并自动添加到工程。 （7）编译工程：ProgressingStart Compilation。或者在工具栏中选项编译工具按钮。 3文本输入（文本方式） （1）新建工程：FileNew Project Wizard。 （2）新建文件：FileNewDesign FilesVerilog HDL Filles，出现文本编辑窗口。 编写Verilog程序。 （3）保存文件名：FileSave As。生成的文件扩展名为.v，并自动添加到工程。 （4）编译工程：ProgressingStart Compilation。或者在工具栏中选项编译工具按钮。 2.2 基于QuartusII的平面编辑 （1）设备

7、选择：Assignmentsdevice。 Device family: FLEX10K Available devices:EPF10K10TC144-4 （2）平面规划：AssignmentsPins。出现图形界面，对管脚进行编辑，在Location 中输入管脚分配号，同时可以在上面的芯片上看到引脚锁定。 （3）编译工程：ProgressingStart Compilation。或者在工具栏中选项编译工具按钮。 2.3 基于QuartusII的模拟仿真 仿真可以分为功能仿真和时序仿真（*功能仿真需用工具生成功能仿真网表文件）。 功能仿真生成网表文件方法： 菜单ProcessingGener

8、ate Functional Simulation Netlist。 温馨推荐您可前往XX文库小程序享受更优阅读体验 不去了立即体验仿真步骤如下： （1）在工具栏中选择SettingsSimulator SettingsSimulation mode，设置仿真方式为功能仿真或时序仿真。 （2）创建波形文件：FileNewVector Waveform File。 （3）选择仿真节点：ViewNode Finder。添加波形文件的引脚。 （4）设置仿真时间: EditEnd time :1us Grid Size:100us （5）设置波形或数据：利用窗口左侧图标进行设置。 （6）存储波形文件：

9、FileSave As。 （7）波形模拟仿真：ProgressingStart Simulation。或点击工具栏中仿真图标。 2.4 基于QuartusII的编程下载 （1）编程下载：Tools ProgrammerConfigure (hardtype : ByteBlaster MV)。 （2）功能调试：在LP-CPLD2900数字实验平台上验证电路功能。 第三章数字电路及逻辑实验 逻辑电路根据输出信号对输入信号响应的不同分为两类：组合逻辑电路（简称组合电路）与时序逻辑电路（简称时序电路）。 在组合逻辑电路中，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，而与电路的原有的输出状态无

10、关。从电路的结构上看，组合逻辑电路的输出端和输入端之间没有反馈回路。 在时序逻辑电路中，任何时刻电路的输出不仅取决于该时刻的输入信号，也取决于电路过去的输入。一般来说，它是由组合逻辑电路和存储电路两部分组成，并形成反馈回路。 30 一位半加器的设计 301实验内容 试设计两个一位二进制变量a、b相加，输出本位和s及进位c的逻辑电路。302设计方法 1、利用真值表法，写出最简与或逻辑表达式 s = ab+ab=ab c =ab 逻辑符号名：xor-异或门; and2-两输入与门。 2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路。 3、平面编辑、编译及下载调试。 4、用Ver

11、ilog HDL连续赋值语句assign描述。 module fadd(a,b,s,c,ledcom); input a,b; output s,c,ledcom ; wire a,b,s,c ; assign ledcom=1; assign s=!a&b|a&!b; assign c=a&b; endmodule 5、用Verilog HDL门原语设计上述逻辑功能（考核点） 设计发挥：设计一位全加器（学生自选） 真值表如下： 表达式如下： S=ABCin =(AB) Cin+AB C i 31 译码器的设计 311概念 译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2的n次方个输

12、出函数，并且每个输出函数对应于n个输入变量的一个最小项。 312设计内容 试设计一个具有使能端的2:4译码器，要求使能输入端g = 0时，允许对输入的二进制代码进行译码，对应的输出端输出0，其它输出端输出均为1。当使能输入端 g = 1时，禁止对输入的二进制代码进行译码，译码器的输出y0、y1、y2、y3均为1。313设计方法 1、建立真值表，利用公式法或卡诺图法写出最简与或许逻辑表达式 y0=ga1a0; y1=ga1a0 ; y2=ga1 a0; y3=ga1 a0; y0=(ga1a0);y1=(ga1a0);y2=(ga1 a0);y3=(ga1 a0)；逻辑符号名：nand3-三输入

13、与非门 ; not-非门。 2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路 3、平面编辑、编译及下载调试。 4、用三目条件运算符描述 module decoder (g,a1,a0,y3,y2,y1,y0,ledcom) ; input a1,a0,g ; output y3,y2,y1,y0 ; output ledcom ; assign ledcom=1 ; assign y0=(!g&!a1&!a0)?0 :1 ; / 信号=条件？表达式1：表达式2； assign y1=(!g&!a1&a0)?0 :1 ; assign y2=(!g&a1&!a0)?0 :1

14、; assign y3=(!g&a1&a0)?0 :1 ; endmodule 5、试用Verilog HDL case语句描述上述逻辑功能（考核点） 32 数据比较器的设计 321概念 在数字系统中，经常需要比较两个数的大小，用来完成两个数码比较的数字逻辑电路称为数据比较器。 322内容 试设计一个两位数据比较器，当a1a0b1b0时g=1, 当a1a0b) begin g=1;s=0;e=0;end else if(ab) begin s=1;g=0;e=0;end else begin e=1;g=0;s=0;end end endmodule 5、试用Verillog HDL三目条件运

15、算符描述（考核点） 33 同步计数器的设计 331 概念 计数器的功能是记忆脉冲的个数，它所记忆脉冲的最大数目称为该计数器的模。计数器可分为同步计数器（又称并行计数器）和异步计数器（又称串行计数器）。构成计数器的核心元件是触发器。同步计数器特点是各触发器的CP端连在一起，既受同一个脉冲信号控制。 332 设计内容及方法 试设计一个三位二进制加1同步计数器（模=8），其步骤如下： 1、根据逻辑要求写出计数器的状态转移表 2、根据状态转移表写出输出方程和激励方程 dz = q2q1q0 ；d2 = m(3,4,5,6)= q2q1q0 + q2q1+q2q0； d1=m (1,2,5,6)=q1q

16、0; d0=m (0,2,4,6)=q0 3、在QUARTUSII图形编辑窗口，调出7474正边沿触发的双D触发器元件及所需的逻辑门，然后根据输出方程和激励方程连接电路，检查与编辑、平面配置、编辑、波形仿真或下载调试。 z (7) q2(8) q1(9) q0(10) reset(47) cp(48) ledcom(141) 5、Verlog HDL描述(1) Verlog HDL描述(2) module conter3(cp,reset,q,z,ledcom); module conter3(cp,reset,q,z,ledcom); input cp,reset ; input cp,re

17、set ; output2:0q ; output2:0q ; output z,ledcom ; output z,ledcom ; reg 2:0q ; reg 2:0q ; reg z ; reg z ; assign ledcom=1; assign ledcom=1; always (posedge cp ) always (posedge cp or negedge reset) begin begin if(!reset) if(!reset) begin q=0;z=0;end begin q=0;z=0;end else else begin begin if(q!=3b11

18、1) if(q!=3b111) begin q=q+1;z=0;end begin q=q+1;z=0;end else else begin q=0; z=1;end begin q=0; z=1;end end end end end endmodule endmodule 6、试用Verlog HDL语言设计四位可逆计数器，当load=1时将d0数据加载到可 逆计数器；load=0时，控制信号as=01进行加1计数，当as=10进行减1计 数，当as=00或11停止计数。 34 分频器（除频器）的设计 在数字系统中，常需要各种不同的时钟频率，从HZ、KHZ到MHZ。而各种频率的产生，一般

19、依赖主频率（例如石英振荡器产生的频率）分频得到。分频器是计数器应用之一。341实验内容 利用例化器件7474，试设计一个5分频器（对主频率除5）。 342 设计方法 1、写出5分频器（对主频率除5）状态转移表 2、根据状态转移表写出输出方程和激励方程并化简（包含无关项） f = m(0,1)=q2q1 d2= m(3)+ (5,6,7)=q1q0 d1= m(1,2)+ (5,6,7)=q1q0+q1q0=(q1q0) d0=m(0,2)=q2q0 3、启动MAX+PLUS2设计软件，调出例化器件7474及所需逻辑门，根据输出方程和 激励方程连接电路。存储检查、编辑、波形仿真。 clk=1/T

20、=1/0.0000002s=500khz f=clk/5=100khz 4、硬件语言描述 用Verlog HDL描述（占空比可设置的除5分频器） module div5 (clk , reset , f) ; input clk , reset ; output f ; reg q2 , q1 , q0，f ; always (posedge clk) begin if (!reset) begin q2,q1,q0=0 ; f=0 ; end else begin case (q2,q1,q0) 0 : begin q2,q1,q0=1 ; f=1;end 1 : begin q2,q1,q

21、0= 2 ; f=1;end 2 : begin q2,q1,q0= 3 ; f=0;end 3 : begin q2,q1,q0= 4 ; f=0;end 4 : begin q2,q1,q0=0 ; f=0;end default: begin q2,q1,q0=0 ; f=0 ; end endcase end end endmodule 用Verlog HDL描述(2+2*N的分频器) module divfx(clk,reset,fx,ledcom); input clk,reset; output fx , ledcom; reg 24:0n; reg fx; assign led

22、com=1; always (posedge clk) begin if(!reset) begin n=0;fx=0;end else if(n= =3) /(n= =N) N为整数 begin fx=!fx;n=0;end else begin n=n+1;end end endmodule 5、试用Verlog HDL设计能对主频进行2、4、8、16分频的时序电路。（考核点） 35 移位寄存器 351 概念 在时钟信号控制下，将所寄存的数据向左或向右移位的寄存器称为移位寄存器。352设计内容 试设计一个四位同步并入串出的右移寄存器。 要求当加载控制信号load高电平时，在时钟作用下将输入

23、四位二进制数据x3x2x1x0加载到移位寄存器q3q2q1q0中; 当load低电平时，在时钟clk作用下将四位移位寄存器中的数据向右移位一位，既0 q3 q2 q1 q0 so 。 353设计 1 2、移位操作 d(so) = loadm (1,3,5,7,9,11,13,15) =load q0 d0 = load m (2,3,6,7,10,11,14,15) = loadq1 d1 = load m (4,5,6,7,12,13,14,15) =loadq2 d2 = load m (8,9,10,11,12,13,14,15) = loadq3 d3 = 0 3、加载操作 d0=lo

24、ad x0 d1=load x1 d2=load x2 d3=load x3 综合2和3两相操作的逻辑表达式得到激励函数如下：d0= load x0 + loadq1 d1= load x1 + loadq2 d2= load x2 + loadq3 d3= load x3 +0 d(so) = load q0 4、实验电路 根据激励函数画出电路如下： 5、启动QuartusII设计软件，调出例化器件7474及所需逻辑门，根据输出方程和激 励方程连接电路。存储检查、编辑、波形仿真。 6、用Verilog HDL描述 module PISO_4 (clk , load , x3 , x2 , x

25、1 , x0 , q3,q2,q1,q0,so , ledcom) ; input clk , load , x3 , x2 , x1 , x0 ; /(47) (48) (49) (51) (59) (60) output q3,q2,q1,q0,so , ledcom ; reg q3 , q2 , q1 , q0 , so; /(7 ) (8 ) (9) (10) (11) assign ledcom = 1 ; /(141) always (posedge clk ) begin if (load) q3 , q2 , q1 , q0= x3 , x2 , x1 , x0 ; / 为拼

26、接符，将 内独立的二else / 进制位拼接到一起。 begin q3 , q2 , q1 , q0 , so 1 ; end end endmodule 8、在附加sel选择控制信号的控制下，试用Verilog HDL设计四位可左右移的移位寄存器，在load=1加载数据；load=0时移位操作：sel=01左移，左移时寄存器的高位送so； sel=10时右移，右移时寄存器的低位送so;sel=00或11时暂停。 36数码管显示实验(综合性实验) 该实验涵盖了组合逻辑、同步实序和异步实序，因此是综合性质的实验。 361设计内容 利用Verilog HDL硬件描述语言，设计一个将开关SW上的BC

27、D数据在数码管上循环移位显示的控制器，将其嵌入实验平的台电路中实现循环移位显示控制。要求控制端pause 高电平时，循环移位显示（移位时间控制在1s），pause低电平时暂停循环移位显示。362设计 1、平台显示模块原理图、引脚及功能 d3、d2、d1、d0 ：为开关sw4sw1输入的BCD数。 a、b、c、d、e、f、g ：对应BCD数的七段码输出。 de1、de2、de3 ：数码管位选代码输出。 pause ：为开关sw8输入的移位/暂停控制信号。 根据题意要求，设计的逻辑控制模块应具有以下功能： （1）、移位定时控制（利用计数器对主频计数实现时间定时）。 （2）、键盘BCD码转换成对应的

28、七段段码（DP不用）。 （3）、位选择控制（修改de1、de2、de3的输出编码实现）。 （4）、移位与暂停控制（利用pause控制信号的状态实现）。 2、Verilog HDL硬件描述语言程序 module led (clk ,pause,d3,d2,d1,d0, a , b , c , d , e , f , g , de3 , de2 , de1 ); input clk , pause , d3 , d2 , d1 , d0 ; output a , b , c , d , e , f , g ; output de3,de2,de1; reg 24:0 num ; reg a , b , c , d , e , f , g , de3 , de2 , de1 ; r