交通灯信号控制器的设计实验报告.docx

1、交通灯信号控制器的设计实验报告交通灯信号控制器的设计1、实验目的（1）学习QuartusII软件的基本使用方法。（2）学习VHDL程序的基本结构和基本语句。2、实验内容欲设计一个由一条主干道和一条支干道的汇合点 形成的十字交叉路口的交通灯控制器，具体要求如下：（1）主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。（2）主干道处于常允许通行状态，支干道有车来时才允许通行；当主干道允许通行亮绿灯时，支干道亮红灯；支干道允许通行亮绿灯时，主干道亮红灯。（3）当主、支道均有车时，两者交替允许通行，主干道每次放行45s，支干道每次放行25s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5s的黄灯作为

2、过渡，并进行减计时显示。3、设计思路交通控制器拟由单片的CPLD/FPGA来实现，经分析设计要求，整个系统由8个单元电路组成，包括：JTDKZ：交通灯状态控制CNT45S：45秒计时CNT05S：5秒计时CNT25S：25秒计时XSKZ：产生数码管段码数据，数据为BCD码YMQ：译码器，将BCD码转为段码CTRLS：产生数码管动态扫描信号MUXB41：4选1数据选择器，并产生位选信号整个控制系统中，U1为交通灯控制模块JTDKZ，此模块根据主、支道传感器信号SM、SB以及来自时基发生电路的时钟信号CLK，发出主、支道指示灯的控制信号，同时向各定时单元、显示控制单元发出使能控制信号EN45、EN

3、25、EN05M、EN05B;U2、U3、U4为45s、5s、25s定时单元CNT45S、CNT05S、CNT25S，这些单元根据SM、SB、CLK及JTDKZ发出的有关使能控制信号EN45、EN25、EN05M、EN05B，按要求进行定时，并将其输出传送至显示控制单元；U5为显示控制单元XSKZ，此单元根据JTDKZ发出的有关使能控制信号EN1、EN2、EN3、EN4选择定时单元CNT45S、CNT05S、CNT25S的输出，并将之传送至各显示译码器：U6、U7、U8、U9为译码器YMQ，它将显示控制单元XSKZ的输出作为输入进行译码，将XSKZ的时间BCD码译码为数码管的8位段码，并将产生

4、的段码经MUXB41送给数码管进行动态扫描显示的过程，动态扫描的选测信号由CTRLS产生。在定时单元CNT45S和CNT25S的设计中，根据设计要求需要进行减计数，但本设计中仍使用的是加法计数，只是在将计数结果转换成两位BCD码时，将计数的最小值对应转换成显示定时的最大值，计数值加1时，转换的显示值减1，以此类推。同时，由于主、支道从亮绿灯转到亮红灯中间有5s亮黄灯的时间过渡，因此对应的支、主道亮红灯的时间比对应的主、支道亮绿灯的时间要多5s，考虑到此原因，CNT45S和CNT25S计数器在把计数结果转换成显示的BCD码值时，将用于驱动绿灯的BCD码按实际定时要求转换，而将对应的用于驱动红灯的

5、BCD码在实际定时要求的基础上加5进行转换。4、实验设计1)系统原理框图本系统总体可分为两个两个层次，即LED显示和数码管显示，核心模块为JTDKZ产生系统的所有信号2)VHDL程序JTDKZ的VHDL程序-Jtdkz.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JTDKZ IS PORT(CLK,SM,SB:IN STD_LOGIC; MR,MY,MG,BR,BY,BG:OUT STD_LOGIC); END ENTITY JTDKZ; ARCHITECTURE ART OF JTDKZ IS TYPE STATE_TYPE I

6、S(A,B,C,D); SIGNAL STATE:STATE_TYPE:=A; BEGIN CNT:PROCESS(CLK) IS VARIABLE S:INTEGER RANGE 0 TO 45:=0; VARIABLE CLR:BIT:=0; VARIABLE EN:BIT:=0; BEGIN IF(CLKEVENT AND CLK=1) THEN IF CLR=0 THEN S:=0; ELSIF EN=0 THEN S:=S; ELSE S:=S+1; END IF;CASE STATE IS WHEN A=MR=0;MY=0;MG=1;BR=1;BY=0;BG=0; IF(SB AN

7、D SM)=1 THEN IF S=45 THEN STATE=B;CLR:=0;EN:=0; ELSE STATE=A;CLR:=1;EN:=1; END IF; ELSIF(SB AND (NOT SM)=1 THEN STATE=C;CLR:=0;EN:=0; -STATE=BELSE STATEMR=0;MY=1;MG=0;BR=1;BY=0;BG=0; IF S=5 THEN STATE=C;CLR:=0;EN:=0; ELSE STATEMR=1;MY=0;MG=0;BR=0;BY=0;BG=1; IF(SB AND SM)=1 THEN IF S=25 THEN STATE=D;

8、CLR:=0;EN:=0; ELSE STATE=C;CLR:=1;EN:=1; END IF; ELSIF SB=0 THEN STATE=A;CLR:=0;EN:=0; ELSIF S=25 THEN STATE=D;CLR:=0;EN:=0; ELSE STATEMR=1;MY=0;MG=0;BR=0;BY=1;BG=0; IF S=5 THEN STATE=A;CLR:=0;EN:=0; ELSE STATESTATE=A;END CASE; END IF; END PROCESS CNT; END ARCHITECTURE ART;XSKZ的VHDL程序-Xskz.vhd LIBRA

9、RY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY XSKZ IS PORT(EN45,EN25,EN05M,EN05B:IN STD_LOGIC; AIN45M,AIN45B,AIN25M,AIN25B,AIN05:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUTM,DOUTB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY XSKZ;ARCHITECTURE ART OF XSKZ IS BEGIN PROCESS(EN

10、45,EN25,EN05M,EN05B,AIN45M,AIN45B,AIN25M,AIN25B,AIN05) IS BEGIN IF EN45=1 THEN DOUTM=AIN45M(7 DOWNTO 0);DOUTB=AIN45B(7 DOWNTO 0); ELSIF EN05M=1 THEN DOUTM=AIN05(7 DOWNTO 0);DOUTB=AIN05(7 DOWNTO 0); ELSIF EN25=1 THEN DOUTM=AIN25M(7 DOWNTO 0);DOUTB=AIN25B(7 DOWNTO 0); ELSIF EN05B=1 THEN DOUTM=AIN05(7

11、DOWNTO 0);DOUTB=AIN05(7 DOWNTO 0); END IF; END PROCESS; END ARCHITECTURE ART;CNT05S的VHDL程序-Cnt05s.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT05S IS PORT(CLK,EN05M,EN05B:IN STD_LOGIC; DOUT5:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT05S; ARCHITECTUR

12、E ART OF CNT05S IS SIGNAL CNT3B:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK,EN05M,EN05B) IS BEGIN IF(CLKEVENT AND CLK=1) THEN IF EN05M=1 THEN CNT3B=CNT3B+1; ELSIF EN05B=1 THEN CNT3B=CNT3B+1; ELSIF EN05B=0 THEN CNT3BDOUT5DOUT5DOUT5DOUT5DOUT5DOUT5=00000000; END CASE; END PROCESS; END ARCHITECTURE

13、ART; CNT25S的VHDL程序-Cnt25s.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT25S IS PORT(SB,SM,CLK,EN25:IN STD_LOGIC; DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT25S; ARCHITECTURE ART OF CNT25S IS SIGNAL CNT5B:STD_LOGIC_VECTOR(4 DOWNTO 0); B

14、EGIN PROCESS(SB,SM,CLK,EN25) IS BEGIN IF (SB=0OR SM=0)THEN CNT5B=CNT5B-CNT5B-1; ELSIF(CLKEVENT AND CLK=1) THEN IF EN25=1 THEN CNT5B=CNT5B+1; ELSIF EN25=0 THEN CNT5BDOUT25M=00100101;DOUT25BDOUT25M=00100100;DOUT25BDOUT25M=00100011;DOUT25BDOUT25M=00100010;DOUT25BDOUT25M=00100001;DOUT25BDOUT25M=00100000

15、;DOUT25BDOUT25M=00011001;DOUT25BDOUT25M=00011000;DOUT25BDOUT25M=00010111;DOUT25BDOUT25M=00010110;DOUT25BDOUT25M=00010101;DOUT25BDOUT25M=00010100;DOUT25BDOUT25M=00010011;DOUT25BDOUT25M=00010010;DOUT25BDOUT25M=00010001;DOUT25BDOUT25M=00010000;DOUT25BDOUT25M=00001001;DOUT25BDOUT25M=00001000;DOUT25BDOUT

16、25M=00000111;DOUT25BDOUT25M=00000110;DOUT25BDOUT25M=00000101;DOUT25BDOUT25M=00000100;DOUT25BDOUT25M=00000011;DOUT25BDOUT25M=00000010;DOUT25BDOUT25M=00000001;DOUT25BDOUT25M=00000000;DOUT25B=00000000; END CASE; END PROCESS; END ARCHITECTURE ART;CNT45S的VHDL程序 -Cnt45s.vhd LIBRARY IEEE; USE IEEE.STD_LOGI

17、C_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT45S IS PORT(SB,SM,CLK,EN45:IN STD_LOGIC; DOUT45M,DOUT45B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT45S; ARCHITECTURE ART OF CNT45S IS SIGNAL CNT6B:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN PROCESS(SB,SM,CLK,EN45) IS BEGIN IF SB=0 OR SM=0 THEN CN

18、T6B=CNT6B-CNT6B-1; ELSIF(CLKEVENT AND CLK=1) THEN IF EN45=1 THEN CNT6B=CNT6B+1; ELSIF EN45=0 THEN CNT6BDOUT45M=01000101;DOUT45BDOUT45M=01000100;DOUT45BDOUT45M=01000011;DOUT45BDOUT45M=01000010;DOUT45BDOUT45M=01000001;DOUT45BDOUT45M=01000000;DOUT45BDOUT45M=00111001;DOUT45BDOUT45M=00111000;DOUT45BDOUT4

19、5M=00110111;DOUT45BDOUT45M=00110110;DOUT45BDOUT45M=00110101;DOUT45BDOUT45M=00110100;DOUT45BDOUT45M=00110011;DOUT45BDOUT45M=00110010;DOUT45BDOUT45M=00110001;DOUT45BDOUT45M=00110000;DOUT45BDOUT45M=00101001;DOUT45BDOUT45M=00101000;DOUT45BDOUT45M=00100111;DOUT45BDOUT45M=00100110;DOUT45BDOUT45M=00100101;

20、DOUT45BDOUT45M=00100100;DOUT45BDOUT45M=00100011;DOUT45BDOUT45M=00100010;DOUT45BDOUT45M=00100001;DOUT45BDOUT45M=00100000;DOUT45BDOUT45M=00011001;DOUT45BDOUT45M=00011000;DOUT45BDOUT45M=00010111;DOUT45BDOUT45M=00010110;DOUT45BDOUT45M=00010101;DOUT45BDOUT45M=00010100;DOUT45BDOUT45M=00010011;DOUT45BDOUT45M=00010010;DOUT45BDOUT45M=00010001;DOUT45BDOUT45M=00010000;DOUT45BDOUT45M=00001001;DOUT45BDOUT45M=00001000;DOUT45BDOUT45M=00000111;DOUT45BDOUT45M=00000110;DOUT45BDOUT45M=00000101;DOUT45BDOUT45M=00000100;DOUT45BDOUT45M=00000011;DOUT45BDOUT45M=00000010;DOUT45BDOUT45M=0000