静态存储器扩展实验报告.docx

1、静态存储器扩展实验报告静态存储器扩展实验报告深 圳 大 学 实 验 报 告 课程名称： 微机原理与接口技术 实验项目名称： 静态存储器扩展实验 学院： 信息工程学院 专业： 电子信息工程 指导教师： 周建华 报告人： 洪燕 学号：2012130334 班级： 电子3班 实验时间： 2014/5/21 实验报告提交时间： 2014/5/26 教务部制一实验目的与要求：1. 了解存储器扩展的方法和存储器的读/写。2. 掌握CPU对16位存储器的访问方法。二实验设备PC机一台，TD-PITE实验装置或TD-PITC实验装置一套，示波器一台。三实验原理存储器是用来存储信息的部件，是计算机的重要组成部分

2、，静态RAM是由MOS管组成的触发器电路，每个触发器可以存放1位信息。只要不掉电，所储存的信息就不会丢失。因此，静态RAM工作稳定，不要外加刷新电路，使用方便。但一般SRAM 的每一个触发器是由6个晶体管组成，SRAM芯片的集成度不会太高，目前较常用的有6116（2K8位）， 图4.1 62256引脚图6264（8K8位）和62256（32K8位）。本实验平台上选用的是62256，两片组成32K16位的形式，共64K字节。62256的外部引脚图如图4.1所示。本系统采用准32位CPU，具有16位外部数据总线，即D0、D1、D15，地址总线为BHE（表示该信号低电平有效）、BLE、A1、A2、A

3、20。存储器分为奇体和偶体，分别由字节允许线BHE和BLE选通。存储器中，从偶地址开始存放的字称为规则字，从奇地址开始存放的字称为非规则字。处理器访问规则字只需要一个时钟周期，BHE和BLE同时有效，从而同时选通存储器奇体和偶体。处理器访问非规则字却需要两个时钟周期，第一个时钟周期BHE有效，访问奇字节；第二个时钟周期BLE有效，访问偶字节。处理器访问字节只需要一个时钟周期，视其存放单元为奇或偶，而BHE或BLE有效，从而选通奇体或偶体。写规则字和非规则字的简单时序图如图4.2所示。 图4.2 写规则字（左）和非规则字（右）简单时序图实验单元电路图图4.3 SRAM单元电路图实验程序清单（ME

4、M1.ASM）SSTACK SEGMENT STACK DW 32 DUP(?)SSTACK ENDSCODE SEGMENTSTART PROC FAR ASSUME CS:CODE MOV AX, 8000H ; 存储器扩展空间段地址 MOV DS, AXAA0: MOV SI, 0000H ; 数据首地址 MOV CX, 0010H MOV AX, 0000HAA1: MOV SI, AX INC AX INC SI INC SI LOOP AA1 图4.4 SRAM实验接线图 MOV AX,4C00H INT 21H ;程序终止 START ENDPCODE ENDS END STAR

5、T 四方法、步骤：1. 实验接线图如图4.4所示，按图接线。2. 编写实验程序，经编译、链接无误后装入系统。3. 先运行程序，待程序运行停止。4. 通过D命令查看写入存储器中的数据：D8000：0000 回车，即可看到存储器中的数据，应为0001、0002、000F共16个字。五实验内容：编写实验程序，将0000H000FH共16个数写入SRAM的从0000H起始的一段空间中，然后通过系统命令查看该存储空间，检测写入数据是否正确。六实验过程与结果：七数据分析： （1）由实验代码可得：此实验完成的将连续的16个数据存入地址由80000H到800A0这段内存中； （2）由结果可得，最终CX由最初的

6、0010H变为0000H，SI由最初的0000H变成00A0H,成功实现了16个数的存入； （3）此实验中SRAM有15根地址线，16根数据线，将SRAM的15根地址线与系统总线的低15位相连，系统其他的地址线用作静态存储器的片选信号 （4）存储器的扩展的关键在于存储器的地址线和系统地址总线的连接，还有片选信号由系统剩余的地址线经过译码器产生，对于数据线一般存储器和系统都能一一对应上；深圳大学学生实验报告用纸八实验结论：指导教师批阅意见：成绩评定： 指导教师签字： 年 月 日备注：注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。 2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。