EDA选择题含答案.docx

1、EDA选择题含答案一、选取题：（20分）1大规模可编程器件重要有FPGA、CPLD两类，下列对CPLD构造与工作原理描述中，对的是：_D_ A. CPLD是基于查找表构造可编程逻辑器件 B. CPLD即是现场可编程逻辑器件英文简称 C. 初期CPLD是从FPGA构造扩展而来 D. 在Xilinx公司生产器件中，XC9500系列属CPLD构造2基于VHDL设计仿真涉及有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下设计流程，其先后顺序应当是：_D A B. C D3IP核在EDA技术和开发中具备十分重要地位，IP分软IP、固IP、硬IP；下列所描述IP核中，对于固IP对的描述

2、为：_DA提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路B提供设计最总产品模型库C以可执行文献形式提交顾客，完毕了综合功能块D都不是4下面对运用原理图输入设计办法进行数字电路系统设计，哪一种说法是对的：_BA原理图输入设计办法直观便捷，很适合完毕较大规模电路系统设计B原理图输入设计办法普通是一种自底向上设计办法C原理图输入设计办法无法对电路进行功能描述D原理图输入设计办法不适合进行层次化设计5在VHDL语言中，下列对进程（PROCESS）语句语句构造及语法规则描述中，不对的是：_DAPROCESS为一无限循环语句B敏感信号发生更新时启动进程，执行完毕后，等待下一次进程启动

3、C当迈进程中声明变量不可用于其她进程D进程由阐明语句某些、并行语句某些和敏感信号参数表三某些构成6对于信号和变量说法，哪一种是不对的：_A A信号用于作为进程中局部数据存储单元 B变量赋值是及时完毕 C信号在整个构造体内任何地方都能合用 D变量和信号赋值符号不同样7下列状态机状态编码，_方式有“输出速度快、难以有效控制非法状态浮现”这个特点。A A状态位直接输出型编码 B一位热码编码 C顺序编码 D格雷编码8VHDL语言共支持四种惯用库，其中哪种库是顾客VHDL设计现行工作库：_D AIEEE库 BVITAL库 CSTD库 DWORK工作库9下列4个VHDL标记符中对的是：_d A10#128

4、# B16#E#E1C74HC124DX_1610下列语句中，不属于并行语句是：_B A进程语句 BCASE语句 C元件例化语句 DWHENELSE语句写出下列缩写中文（或者英文）含义：1.ASIC 专用集成电路2.FPGA 现场可编程门阵列3.IP 知识产权核（软件包）4.JTAG 联合测试行动小组 HDL 硬件描述语言10基于EDA软件FPGA / CPLD设计流程，如下流程中哪个是对的：_C_ A. 原理图/HDL文本输入适配综合时序仿真编程下载功能仿真硬件测试B. 原理图/HDL文本输入功能仿真综合时序仿真编程下载适配硬件测试C. 原理图/HDL文本输入功能仿真综合适配时序仿真编程下载

5、硬件测试D. 原理图/HDL文本输入适配时序仿真编程下载功能仿真综合硬件测试11综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_A_是错误。 A. 综合就是把抽象设计层次中一种表达转化成另一种表达过程,并且该过程与器件硬件构造无关 B. 为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束 C. 综合可以理解为将软件描述与给定硬件构造用电路网表文献表达映射过程，映射成果不唯一 D. 综合就是将电路高档语言转化成低档，可与FPGA / CPLD基本构造相映射网表文献12FPGA可编程是重要基于什么构造：_A_ A. 查找表（L

6、UT） B. ROM可编程 C. PAL可编程 D. 与或阵列可编程13IP核在EDA技术和开发中具备十分重要地位；提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路IP核为：_D_ A. 胖IP B. 瘦IP C. 硬IP D. 都不是14串行化设计是一种优化方式，下列哪一项对串行化设计描述对的：_C_ A. 面积优化办法，同步有速度优化效果 B. 速度优化办法，不会有面积优化效果 C. 面积优化办法，不会有速度优化效果 D. 速度优化办法，也许会有面积优化效果15在VHDL语言中，下列对时钟边沿检测描述中，错误是：_B_ A. if clkevent and clk =

7、1 then B. if clkstable and not clk = 1 then C. if rising_edge(clk) then D. if not clkstable and clk = 1 then16状态机编码方式中，哪种编码速度较快并且输出没有毛刺？_C_ A. 一位热码编码 B. 格雷码编码 C. 状态位直接输出型编码 D. 都不是17不完整IF语句，其综合成果可实现：_D_ A. 三态控制电路 B. 条件相或逻辑电路 C. 双向控制电路 D. 时序逻辑电路18如下对于进程PROCESS说法，对的是：_C_ A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语

8、句来描述进程功能 C. 进程语句自身是并行语句 D. 一种进程可以同步描述各种时钟信号同步时序逻辑10关于VHDL中数字，请找出如下数字中数值最小一种：_C_A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E1二、EDA名词解释，写出下列缩写中文（或者英文）含义：（10分）1SOPC :可编程单片系统2PCB ：3RTL ：寄存器传播级4LPM 参数可设立模块库5CPLD6FSM 有限状态机（Finite State Machine）JTAG指是什么？大体有什么用途？19下列是EDA技术应用时涉及环节：A. 原理图/HDL文本输入；B. 适配；C. 时序

9、仿真；D. 编程下载；E. 硬件测试；F. 综合请选取适当项构成基于EDA软件FPGA / CPLD设计流程：A _F_ _B_ _C_ D _E_20PLD可编程重要基于A. LUT构造 或者 B. 乘积项构造：请指出下列两种可编程逻辑基于可编程构造：FPGA 基于 _A_CPLD 基于 _B_21在状态机详细实现时，往往需要针对详细器件类型来选取适当状态机编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _A_ 器件；顺序编码 状态机编码方式 适合于 _B_ 器件；22下列优化办法中那两种是速度优化办法：_B_、_D_A. 资源共享 B. 流水线 C.

10、串行化 D. 核心途径优化23综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_D_是错误。A. 综合就是将电路高档语言转化成低档，可与FPGA / CPLD基本构造相映射网表文献；B. 为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系不是唯一。 D. 综合是纯软件转换过程，与器件硬件构造无关；24嵌套IF语句，其综合成果可实现_D_。A. 条件相与逻辑B. 条件相或逻辑C. 条件相异或逻辑D. 三态控制电路25在一种VHDL设计中I

11、data是一种信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata = B”21”;26在VHDL语言中，下列对时钟边沿检测描述中，错误是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then27请指出Altera Cyc

12、lone系列中EP1C6Q240C8这个器件是属于_C_ A. ROM B. CPLD C. FPGA D.GAL二、EDA名词解释，（10分）写出下列缩写中文（或者英文）含义：5.ASIC 专用集成电路6.FPGA 现场可编程门阵列7.CPLD 复杂可编程逻辑器件8.EDA 电子设计自动化9.IP 知识产权核10.SOC 单芯片系统 简要解释JTAG，指出JTAG用途 JTAG，joint test action group，联合测试行动小组简称，又意指其提出一种硬件测试原则，惯用于器件测试、编程下载和配备等操作。28下列是EDA技术应用时涉及环节：A. 原理图/HDL文本输入；B. 适配；

13、C. 时序仿真；D. 编程下载；E. 硬件测试；F. 综合请选取适当项构成基于EDA软件FPGA / CPLD设计流程：A _ _ _ _ E29PLD可编程重要基于A. LUT构造 或者 B. 乘积项构造：请指出下列两种可编程逻辑基于可编程构造：FPGA 基于 _CPLD 基于 _30在状态机详细实现时，往往需要针对详细器件类型来选取适当状态机编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _ 器件；顺序编码 状态机编码方式 适合于 _ 器件；31下列优化办法中那两种是速度优化办法：_、_A. 资源共享 B. 流水线 C. 串行化 D. 核心途径优化单项

14、选取题： 32综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_是错误。A. 综合就是将电路高档语言转化成低档，可与FPGA / CPLD基本构造相映射网表文献；B. 为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系不是唯一。 D. 综合是纯软件转换过程，与器件硬件构造无关；33不完整IF语句，其综合成果可实现_。A. 时序电路B. 双向控制电路C. 条件相或逻辑电路D. 三态控制电路34在一种VHDL设计中Idata是一种信号，数据

15、类型为std_logic_vector，试指出下面那个赋值语句是错误。A. idata = 00001111;B. idata = b0000_1111;C. idata = XAB;D. idata = 1601;35在VHDL语言中，下列对时钟边沿检测描述中，错误是_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then36请指出Altera Cyclone系列中EP1C6Q240C8这个器件

16、是属于_ A. FPGA B. CPLD C. CPU D.GAL三、EDA名词解释，（10分）写出下列缩写中文（或者英文）含义：11.ASIC 专用集成电路12.FPGA 现场可编程门阵列13.LUT 查找表14.EDA 电子设计自动化15.IP 知识产权核16.SOPC 片上可编程系统 简要解释JTAG，指出JTAG用途一、单项选取题：（20分）37下列那个流程是对的基于EDA软件FPGA / CPLD设计流程：BA. 原理图/HDL文本输入适配综合功能仿真编程下载硬件测试B. 原理图/HDL文本输入功能仿真综合适配编程下载硬件测试C. 原理图/HDL文本输入功能仿真综合编程下载适配硬件测

17、试；D. 原理图/HDL文本输入功能仿真适配编程下载综合硬件测试38综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_是错误。CA. 综合就是将电路高档语言转化成低档，可与FPGA / CPLD基本构造相映射网表文献；B. 为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；C. 综合是纯软件转换过程，与器件硬件构造无关；D. 综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系不是唯一。 39CPLD可编程是重要基于什么构造：。DA .查找表（LUT）；B. ROM可编程； C. PAL可编程

18、；D. 与或阵列可编程； IP核在EDA技术和开发中具备十分重要地位，以HDL方式提供IP被称为：。CA. 硬IP；B. 固IP；C. 软IP；D. 都不是；40流水线设计是一种优化方式，下列哪一项对资源共享描述对的_。bA. 面积优化办法，不会有速度优化效果B. 速度优化办法，不会有面积优化效果C. 面积优化办法，也许会有速度优化效果D. 速度优化办法，也许会有面积优化效果41在VHDL语言中，下列对时钟边沿检测描述中，错误是_。DA. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and cl

19、k = 0 thenD.if clkstable and not clk = 1 then42状态机编码方式中，其中_占用触发器较多，但其实现比较适合FPGA应用C A. 状态位直接输出型编码 B. 顺序编码 C. 一位热码编码 D. 以上都不是8 子系统设计优化，重要考虑提高资源运用率减少功耗（即面积优化），以及提高运营速度（即速度优化）；指出下列那种办法是速度优化_。AA. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化43不完整IF语句，其综合成果可实现_。AA. 时序电路B. 双向控制电路C. 条件相或逻辑电路D. 三态控制电路10在一种VHDL设计中Idata是一种信号，数据

20、类型为std_logic_vector，试指出下面那个赋值语句是错误。DA. idata = “00001111”B. idata = b”0000_1111”;C. idata = X”AB”D. idata = 16”01”;二、EDA名词解释，写出下列缩写中文（或者英文）含义：（10分）17.SOC 单芯片系统18.FPGA 现场可编程门阵列19.LUT 查找表20.EDA 电子设计自动化21.Synthesis 综合44IP核在EDA技术和开发中具备十分重要地位；提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路IP核为_。DA .瘦IP B.固IP C.胖IP D.

21、都不是45综合是EDA设计流程核心环节，在下面对综合描述中，_是错误。Da)综合就是把抽象设计层次中一种表达转化成另一种表达过程；b)综合就是将电路高档语言转化成低档，可与FPGA / CPLD基本构造相映射网表文献；c)为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；d)综合可理解为一种映射过程，并且这种映射关系是唯一，即综合成果是唯一。46大规模可编程器件重要有FPGA、CPLD两类，下列对FPGA构造与工作原理描述中，对的是_C_。a)FPGA全称为复杂可编程逻辑器件； b)FPGA是基于乘积项构造可编程逻辑器件；c)基于SRAMFPGA器件，在每次上电后必要进行一次配

22、备；d)在Altera公司生产器件中，MAX7000系列属FPGA构造。47进程中信号赋值语句，其信号更新是_C_。a)按顺序完毕；b)比变量更快完毕；c)在进程最后完毕；都不对。48VHDL语言是一种构造化设计语言；一种设计实体（电路模块）涉及实体与构造体两某些，构造体描述_。Ba)器件外部特性；b)器件内部功能；c)器件综合约束；d)器件外部特性与内部功能。49不完整IF语句，其综合成果可实现_。A A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路50子系统设计优化，重要考虑提高资源运用率减少功耗（即面积优化），以及提高运营速度（即速度优化）；指出下列哪些办法是面

23、积优化_。B 流水线设计 资源共享 逻辑优化 串行化 寄存器配平 核心途径法A. B. C. D. 51下列标记符中，_是不合法标记符。BA. State0 B. 9moon C. Not_Ack_0 D. signall52关于VHDL中数字，请找出如下数字中最大一种：_。Aa)2#1111_1110#b)8#276#c)10#170#d)16#E#E110下列EDA软件中，哪一种不具备逻辑综合功能：_。BA.Max+Plus IIB.ModelSimC.Quartus IISynplify二、EDA名词解释，写出下列缩写中文（或者英文）含义：（14分）22.LPM 参数可定制宏模块库23.

24、RTL 寄存器传播级24.UART 串口（通用异步收发器）25.ISP 在系统编程26.IEEE 电子电气工程师协会27.ASIC 专用集成电路28.LAB 逻辑阵列块53大规模可编程器件重要有FPGA、CPLD两类，下列对CPLD构造与工作原理描述中，对的是_CD_。 A. CPLD是基于查找表构造可编程逻辑器件； B. CPLD即是现场可编程逻辑器件英文简称； C. 初期CPLD是从GAL构造扩展而来； D. 在Xilinx公司生产器件中，XC9500系列属CPLD构造；54综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_A_是对的

25、。a)综合就是将电路高档语言转化成低档，可与FPGA / CPLD基本构造相映射网表文献；b)综合是纯软件转换过程，与器件硬件构造无关； c)为实现系统速度、面积、性能规定，需要对综合加以约束，称为强制综合。d)综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系是唯一；55IP核在EDA技术和开发中具备十分重要地位，IP分软IP、固IP、硬IP；下列所描述IP核中，对于硬IP对的描述为_D_。 a)提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路；b)提供设计最总产品-模型库；c)以网表文献形式提交顾客，完毕了综合功能块；d)都不是。56基于

26、EDA软件FPGA / CPLD设计流程为：原理图/HDL文本输入_ _综合适配_编程下载硬件测试。D功能仿真 时序仿真 逻辑综合 配备 引脚锁定 A B. C. D. 57下面对运用原理图输入设计办法进行数字电路系统设计，那一种说法是不对的_C_。a)原理图输入设计办法直观便捷，但不适合完毕较大规模电路系统设计；b)原理图输入设计办法普通是一种自底向上设计办法；c)原理图输入设计办法无法对电路进行功能描述； d)原理图输入设计办法也可进行层次化设计。58在VHDL语言中，下列对进程（PROCESS）语句语句构造及语法规则描述中，不对的是_C_。a)PROCESS为一无限循环语句；敏感信号发生

27、更新时启动进程，执行完毕后，等待下一次进程启动。b)敏感信号参数表中，不一定要列出进程中使用所有输入信号；c)进程由阐明某些、构造体某些、和敏感信号三某些构成；d)当迈进程中声明变量不可用于其她进程。59嵌套使用IF语句，其综合成果可实现_A_。a)带优先级且条件相与逻辑电路；b)条件相或逻辑电路；c)三态控制电路；d)双向控制电路。60电子系统设计优化，重要考虑提高资源运用率减少功耗-即面积优化，以及提高运营速度-即速度优化；指出下列那种办法不属于速度优化：_B_。A. 流水线设计 B. 串行化C.核心途径法 D. 寄存器配平61在一种VHDL设计中idata是一种信号，数据类型为integer，数据范畴0 to 127，下面哪个赋值语句是对的_C_。a)idata := 32;b)idata = 16#A0#;c)idata = 16#7#E1;d)idata := B#1010#;10.下列EDA软件中，哪一不具备逻辑综合功能：_B_。C.Max+Plus IID.ModelSimD.Quartus IISynplify、EDA名词解释，写出下列缩写中文（或者英文）含义：（14分）29.SOPC 30.LUT31.JTAG32.GAL33.EAB34.IP35.HDL