集成电路基础实验cadence反相器设计.docx

1、集成电路基础实验cadence反相器设计集成电路基础实验cadence反相器设计(总10页)题目：反相器分析与设计 姓名：白进宝 学院：微电子与固体电子学院 学号：0523 签名： 教师签名：摘要 CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。本次设计的是反相器，通过电路搭建前仿真，实现其功能。然后进行版图设计，提取寄生参数后进项后仿真。关键词：CMOS、反相器、低功耗、集成电路版图1、技

2、术指标要求面积：100um2速度：大于1GHz功耗：功耗与电源电压、工作速度、负载等诸多因素有关。2、电路搭建工艺库：smic18mmrf器件参数：设置NMOS与PMOS宽长比。电路结构：如图，电路结构。有两级反相器组成，第二级为负载，因为在实际电路中电路都是带载的。 分别作NMOS和PMOS的直流输出特性曲线，NMOS的阈值电压大约为左右，PMOS的阈值电压大约为左右。3、仿真（1）进行直流传输特性仿真分析图一电源电压为5V，图二电源电压为2V。可以看到图二的特性比图一好，这是由于降低的电压，从而使特性变好。继续降低电源电压为1V后，特性更好。但是当降到200mV时，特性反而变差。这是由于当

3、电压降到接近于阈值电压或更低时，管子无法导通，性能变差。 （2）瞬态特性分析瞬态特性分析，反相器实现非门的功能。将时间轴拉长，可以看到当输出反向时，存在一个过冲现象，这是由于栅漏电容造成。 （3）工作频率分析上图为反相器没有带负载的情况下测出的下降时间，下图为带一个反相器测出的下降时间。从而我们可以得出电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。更多的扇出将通过组合电路多级实现。 由图可得上升时间为，下降时间为。工作频率1/（2max（上升时间，下降时间）17GHz（4）功耗分析如以上两幅图，分别在电源电压5V和2V的情况下动态电流分析。5V时电流峰值为1mA左右，

4、2V时电流峰值为300uA左右。4、版图版图设计是将模拟优化后的电路转化成一系列几何图形，这些几何图形包含了集成电路尺寸大小、各层拓扑定义等有关元件的物理信息。如图为在cadence版图软件中绘制的反相器的版图。面积为20um10um=200um25、后仿真以上两幅图为后仿真的交流仿真图。由图可得上升时间为，下降时间为。工作频率1/（2max（上升时间，下降时间）。显然画出版图提取寄生参数后性能变差，工作频率变小。 左图为前仿真的直流输出特性曲线，右图为后仿真的直流输出特性曲线，通过对比可以看出，两者区别不大。6、对比技术指标完成情况（1）工作速度。前仿真的速度为17GNz，后仿真的速度为6G

5、Hz，设计指标为1GNz。（2）面积。版图的面积为200um2，设计指标为100um2，与设计指标有一定差距。（3）功耗。降低电源电压可以降低功耗，通过以上仿真可以看出电压由5V变为2V后动态电流也急剧下降。减小输入信号的上升下降时间也可以降低功耗。7、总结本次设计大反相器部分指标达到了设计要求，部分没有达到设计要求。（1）在直流传输特性分析中减小电压能一定程度上提高性能。但是当降到200mV时，特性反而变差。这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。(2)在进行动态仿真时，当输出反向时，存在一个过冲现象，这是由于栅漏电容造成，是由于器件本身的寄生参数造成的。在降低电压的同时这个过冲现象就会越来越明显。(3) 进行直流传输特性仿真分析时，降低电压从而使特性变好。继续降低电源电压为1V后，特性更好。但是当降到200mV时，特性反而变差。从NMOS和PMOS的直流输出特性曲线看出NMOS的阈值电压大约为左右，PMOS的阈值电压大约为左右。当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。（4）电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。更多的扇出将通过组合电路多级实现。