笔试数字模拟FPGA.docx

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笔试数字模拟FPGA

EE笔试/面试题目集合分类--IC设计基础

   1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路

相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

（仕兰微面试题目）

2、FPGA和ASIC的概念，他们的区别。

（未知）

答案：

FPGA是可编程ASIC。

ASIC:

专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。

根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。

与门阵列等其它ASIC（ApplicationSpecificIC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点

模拟电路

1、基尔霍夫定理的内容是什么？

基尔霍夫定律是一个电荷守恒定律，即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等。

基尔霍夫电压定律是一个能量守恒定律，即在一个回路中回路电压之和为零（仕兰微电子）

2、平板电容公式（C=εS/4πkd）。

（未知）

3、最基本的如三极管曲线特性。

（未知）

4、描述反馈电路的概念，列举他们的应用。

（仕兰微电子）

反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。

反馈的类型有：

电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）

6、放大电路的频率补偿的目的是什么，有哪些方法？

不同的电路或者说不同的元器件对不同频率的放大倍数是不相同的，如果输入信号不是单一频率，就会造成：

（例子）高频放大的倍数大，低频放大的倍数小，结果输出的波形就产生了失真。

（仕兰微电子）

7、频率响应，如：

怎么才算是稳定的，如何改变频响曲线的几个方法。

（未知）

8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。

（凹凸）

9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺

点，特别是广泛采用差分结构的原因。

（未知）

10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

（未知）

11、画差放的两个输入管。

（凹凸）

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶体管级的

运放电路。

（仕兰微电子）

13、用运算放大器组成一个10倍的放大器。

（未知）

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的  rise/fall时间。

（Infineon笔试试题）

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电

压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤

波器。

当RC<16、有源滤波器和无源滤波器的原理及区别?

（新太硬件）

17、有一时域信号S=V0sin（2pif0t）+V1cos（2pif1t）+V2sin（2pif3t+90）,当其通过低通、带通、高通滤波器后的信号表示方式。

（未知）

18、选择电阻时要考虑什么？

（东信笔试题）

从电路的原理图考虑：

1、电阻的阻值大小和精度，熔点等

2、电阻能承受的最大电流和最大的电压，电阻的功率

从生成的PCB考虑：

1、电阻的封装，即是否满足实际安装的需要。

19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管

还是N管，为什么？

（仕兰微电子）

20、给出多个mos管组成的电路求5个点的电压。

（Infineon笔试试题）

21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。

（仕兰微电子）在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管

还是N管，为什么？

（仕兰微电子）

用N管。

N管传递高电平，P管传递低电平。

N管的阈值电压为正，P管的阈值电压为负。

在N管栅极加VDD,在漏极加VDD，那么源级的输出电压范围为0倒VDD-Vth，因为N管的导通条件是Vgs>Vth，当输出到达VDD-Vth时管子已经关断了。

所以当栅压为VDD时，源级的最高输出电压只能为VDD-Vth。

这叫阈值损失。

N管的输出要比栅压损失一个阈值电压。

因此不宜用N管传输高电平。

P管的输出也会比栅压损失一个阈值。

同理栅亚为O时，P管源级的输出电压范围为VDD倒｜Vth｜。

因此不宜用P管传递低电平。

22、画电流偏置的产生电路，并解释。

（凹凸）

23、史密斯特电路,求回差电压。

（华为面试题）

24、晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期....）（华为面试题）

25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。

（仕兰微电子）

26、VCO是什么,什么参数（压控振荡器?

）（华为面试题）

即压控振荡器，是射频电路的重要组成部分。

27、锁相环有哪几部分组成？

锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成（仕兰微电子）

28、锁相环电路组成，振荡器（比如用D触发器如何搭）。

（未知）

29、求锁相环的输出频率，给了一个锁相环的结构图。

（未知）

30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。

（未

知）

31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线

无损耗。

给出电源电压波形图，要求绘制终端波形图。

（未知）

32、微波电路的匹配电阻。

（未知）

33、DAC和ADC的实现各有哪些方法？

（仕兰微电子）

34、A/D电路组成、工作原理。

（未知）

1.工作原理

首先考虑两种极限情况：

当vI处于逻辑0时，相应的电压近似为0V；而当vI处于逻辑1时，相应的电压近似为VDD。

假设在两种情况下N沟道管TN为工作管P沟道管TP为负载管。

但是，由于电路是互补对称的，这种假设可以是任意的，相反的情况亦将导致相同的结果。

下图分析了当vI=VDD时的工作情况。

在TN的输出特性iD—vDS（vGSN＝VDD）（注意vDSN=vO）上，叠加一条负载线，它是负载管TP在vSGP=0V时的输出特性iD－vSD。

由于vSGP＜VT（VTN=|VTP|=VT），负载曲线几乎是一条与横轴重合的水平线。

两条曲线的交点即工作点。

显然，这时的输出电压vOL≈0V（典型值＜10mV，而通过两管的电流接近于零。

这就是说，电路的功耗很小（微瓦量级）

下图分析了另一种极限情况，此时对应于vI＝0V。

此时工作管TN在vGSN＝0的情况下运用，其输出特性iD－vDS几乎与横轴重合，负载曲线是负载管TP在vsGP＝VDD时的输出特性iD－vDS。

由图可知，工作点决定了VO＝VOH≈VDD；通过两器件的电流接近零值。

可见上述两种极限情况下的功耗都很低。

由此可知，基本CMOS反相器近似于一理想的逻辑单元，其输出电压接近于零或+VDD，而功耗几乎为零。

35、实际工作所需要的一些技术知识（面试容易问到）。

如电路的低功耗，稳定，高速如何

做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。

（未知）

 数字电路

1、同步电路和异步电路的区别是什么？

（仕兰微电子）

异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

电路的稳定需要有可靠的建立时间和持时间，待下面介绍。

     同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。

这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。

比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch

2、什么是同步逻辑和异步逻辑？

（汉王笔试）

同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

（汉王笔试）

       线与逻辑是两个输出信号相连可以实现与的功能。

在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。

同时在输出端口应加一个上拉电阻。

（线或则是下拉电阻）

4、什么是Setup和Holdup时间？

（汉王笔试）

5、setup和holdup时间,区别.（南山之桥）

6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。

（未知）

7、解释setup和holdtimeviolation，画图说明，并说明解决办法。

（威盛VIA2003.11.06上海笔试试题）

Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。

建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。

如果holdtime不够，数据同样不能被打入触发器。

8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。

（仕兰微电子）

9、什么是竞争与冒险现象？

怎样判断？

如何消除？

（汉王笔试）

      在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决

方法：

一是添加布尔式的消去项，二是在芯片外部加电容。

三是增加选通电路

在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。

10、你知道那些常用逻辑电平？

TTL与COMS电平可以直接互连吗？

（汉王笔试）

  常用逻辑电平：

TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。

CMOS输出接到TTL是可以直接互连。

TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别为:

Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.

ttl的为:

Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的搞电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。

管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。

综合考虑

以上三点,通常在1k到10k之间选取。

对下拉电阻也有类似道理

//OC门电路必须加上拉电阻，以提高输出的搞电平值。

OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平

在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻

OC门可以实现“线与”运算

OC门就是集电极开路输出

总之加上拉电阻能够提高驱动能力。

11、如何解决亚稳态。

（飞利浦－大唐笔试）

      亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。

当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平

上。

在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无

用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与异步复位的区别。

（南山之桥）

同步复位在时钟沿采复位信号，完成复位动作。

异步复位不管时钟，只要复位信号满足条件，就完成复位动作。

异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

13、MOORE与MEELEY状态机的特征。

（南山之桥

Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这

14、多时域设计中,如何处理信号跨时域。

（南山之桥）

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。

例如：

时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。

这个同步器就是两级d触发器，其时钟为时钟域2的时钟。

这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。

这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。

所以通常只同步很少位数的信号。

比如控制信号，或地址。

当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。

如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

我们可以在跨越ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。

（飞利浦－大唐笔试）

Delay

16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。

组合逻辑电路最大延迟为T2max,最小为T2min。

问，触发器D2的建立时间T3和保持时间应满足什么条件。

（华为）

T3setup>T+T2max,T3hold>T1min+T2min

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。

（威盛VIA2003.11.06上海笔试试题）

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay;

18、说说静态、动态时序模拟的优缺点。

（威盛VIA2003.11.06上海笔试试题）

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。

因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。

（威盛VIA2003.11.06上海笔试试题）

关键：

将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

（关键路径就是指那些延迟大于相应周期时间的路径，消除关键路径的延迟要从消减路径中的各部分延迟入手。

......采用了这样的约束之后，关键路径通常都能被消除了，那么能不能这样说，一个设计模块如果中和后没有关键路径那么此设计应该是好的吗？

）

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。

（未知）

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优

点），全加器等等。

（未知）

参考http:

//210.38.96.104/szdz/shixudianlu/03070000.htm

22、卡诺图写出逻辑表达使。

（威盛VIA2003.11.06上海笔试试题）

ref：

第三章组合逻辑电路的分析与设计.ppt

23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。

（威盛）

AC+B/C+/A/BD

卡诺图化简：

一般是四输入，记住00011110顺序，

0132

4576

12131514

891110

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve（Vout-Vin）AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?

（威盛笔试题circuitdesign-beijing-03.11.09）

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

（仕兰微电子）

27、用mos管搭出一个二输入与非门。

（扬智电子笔试）

28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.（lessdelay

time）。

（威盛笔试题circuitdesign-beijing-03.11.09）

29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。

（Infineon笔

试）

30、画出CMOS的图，画出tow-to-onemuxgate。

（威盛VIA2003.11.06上海笔试试题）

31、用一个二选一mux和一个inv实现异或。

（飞利浦－大唐笔试）

32、画出Y=A*B+C的cmos电路图。

（科广试题）

33、用逻辑们和cmos电路实现ab+cd。

（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。

（仕兰微电子）

35、利用4选1实现F（x,y,z）=xz+yz'。

（未知）

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化

简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。

（Infineon笔试）

38、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并说明为什

么？

1）INV   2）AND   3）OR   4）NAND   5）NOR   6）XOR  答案：

NAND（未知）

39、用与非门等设计全加法器。

（华为）

40、给出两个门电路让你分析异同。

（华为）

41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。

（未知）

43、用波形表示D触发器的功能。

（扬智电子笔试）

44、用传输门和倒向器搭一个边沿触发器。

（扬智电子笔试）

45、用逻辑们画出D触发器。

（威盛VIA2003.11.06上海笔试试题）

46、画出DFF的结构图,用verilog实现之。

（威盛）

47、画出一种CMOS的D锁存器的电路图和版图。

（未知）

48、D触发器和D锁存器的区别。

（新太硬件面试）

49、简述latch和filp-flop的异同。

（未知）

50、LATCH和DFF的概念和区别。

（未知）

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

（南山之桥）

52、用D触发器做个二分颦的电路.又问什么是状态图。

（华为）

53、请画出用D触发器实现2倍分频的逻辑电路？

（汉王笔试）

54、怎样用D触发器、与或非门组成二分频电路？

（东信笔试）

55、Howmanyflip-flopcircuitsareneededtodivideby16?

  （Intel）16分频？

56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.（未知）

57、用D触发器做个4进制的计数。

（华为）

58、实现N位JohnsonCounter,N=5。

（南山之桥）

59、用你熟悉的