大规模集成电路设计验证系统验收测试规范V30.docx
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大规模集成电路设计验证系统验收测试规范V30
密级：
非密
文件编号
版本：
A
阶段标记
大规模集成电路设计验证系统
验收测试规范
上海柏飞电子科技有限公司
2018年3月
大规模集成电路设计验证系统
验收测试规范
签署页
编制：
_________
日期：
_________
审核：
_________
日期：
_________
标准化：
_________
日期：
_________
批准：
_________
日期：
_________
会签：
_________
日期：
_________
文档修改记录
序号
修改内容
日期
修改人
版本
1
新建
2018年3月
慈长旭
A
大规模集成电路设计验证系统验收测试规范
1 范围
目的
本规范规定了大规模集成电路设计验证系统（以下简称“Fvphet系统）的成套性、外部接口以及技术要求、验收规则等。
本规范适用于Fvphet系统研制、生产和技术服务，是编制检验规程、检验验收规程、试验大纲和试验规程的规范性依据。
概述
Fvphet系统是一个通用的ASIC/FPGA自动化设计验证的软硬件系统，提供基于UVM的高级验证平台、硬件以及EDA设计工具等。
系统能快速有效地进行大规模集成电路的全流程开发和验证，从设计、仿真、综合到布局布线、时序约束和分析、程序文件生成以及在线代码调试等覆盖FPGA开发的全流程。
Fvphet系统架构由Fvphet系统软件、Fvphet系统运行平台及Fvphet系统硬件协调验证平台构成，见表1。
表1 系统组成
序号
名称
代号
数量
1
Fvphet系统软件
Fvphet
1套
2
Fvphet系统运行平台
研祥JNB-1403B加固笔记本
2套
3
Fvphet系统硬件协调验证平台
FPGA开发板
1套
XilinxHW-USB-II-G
2套
SEED-XDS560V2PLUS
2套
USB有线鼠标
2套
2 引用文件
《大规模集成电路设计验证系统技术协议-20171218》
《FPGA验证平台系统解决方案》
3 要求
功能
Fvphet系统应具有下列功能：
1）FPGA开发及自动编译、仿真、调试和测试；
2）自动编译、综合、时序约束、布局布线以及下载调试；
3）具有静态时序分析以及时序问题解决的功能；
4）基于后台指令集对编译过程各阶段目标文件进行检测；
5）具有对规则程序进行仿真验证功能；
6）编码语言程序规则检查；
7）UVM验证方法学；
8）直接仿真用例和随机仿真用例生成；
9）异常仿真驱动数据注入；
10）仿真用例（集）开发（自定义、修改裁剪等）与管理；
11）对仿真输入用例和仿真结果自动化比对；
12）仿真测试结果自动收集与分析；
13）测试问题识别与自动定位；
14）提供一套供设计验证系统软件运行的平台；
15）提供进行协同验证的FPGA硬件协同验证卡；
16）具有便捷、丰富、人性化的软件界面；
17）各类参数或数据均可在软件界面控制显示；
18）开放的软件架构，能够进行二次开发；
19）双机协同验证；
20）覆盖率收集。
测试验证指标要求
测试验证指标要求见表2。
表2 测试验证指标要求
序号
名称
要求
备注
1
*功能需求测试覆盖率
≥99%
基于测试用例进行用户侧二次编辑
2
*性能需求测试覆盖率
≥99%
3
代码行覆盖率
≥99%
4
代码分支覆盖率
≥99%
5
代码条件覆盖率
≥95%
6
代码状态机覆盖率
≥95%
源代码提供要求
源代码提供要求见表3。
表3 源代码提供要求
序号
仿真用例名称
要求
备注
1
*UVM组件源代码
所有UVM组件
●SystemVerilog或HDL语言；
●配置参数化
2
*高速总线
用户侧仿真用例
PCIe（gen1、gen2、gen3，x1、x2、x4、x8）
3
RapidIO（x1、x2、x4）
4
RocketIO
5
*GPIO接口
仿真用例
周期或随机产生1～16路脉冲激励，脉冲周期、宽度等参数可调
6
常规通信接口
仿真用例
通用UART
7
SPI
8
I2C
9
1553B
设计验证系统的运行平台指标要求
设计验证系统的运行平台指标要求见表4。
表4 设计验证系统的运行平台指标要求
序号
名称
要求
备注
1
CPU
处理器i7-3520M，主频2.9GHz
不得具有蓝牙、红外、wifi等任何无线通信功能
2
内存
DDR3-2100，不小于8GB
3
硬盘
不小于1TBSSD
4
显示
不小于14寸显示器
5
网卡
不少于1个千兆以太网接口
6
光驱
标配DVD（只读，不得具有刻录功能）
7
接口
不少于2个USB3.0、1个串口、1个VGA
8
重量
单台不超过5Kg
9
工作电压
交流220V@50Hz
10
工作温度
0℃至﹢40℃
11
存储温度
0℃至﹢50℃
12
操作系统
Win764位操作系统
设计验证系统的FPGA硬件协同验证卡要求
设计验证系统的FPGA硬件协同验证卡要求见表5。
表5 硬件协同验证卡指标要求
序号
名称
要求
备注
1
FPGA
XC7V485T
带原理图、PCB图
2
DDR3
1GBDDR3
3
Ethernet
10-100-1000Mbps
GMII、RGMII和SGMII
4
PCIe
Gen2x8
5
I/O
FMC（HPC）
4 验证
检验方法
验证环境
系统硬件环境组成
Fvphet系统硬件环境组成表见表6：
表6 硬件环境组成
序号
设备
数量
备注
1
FPGA设计验证工具
1套
●完成代码规则约束、综合约束等功能；
●完成仿真激励生成、激励驱动、响应检测、期望输出管理等功能；
●完成系统全局控制软件，参数配置、模式选择、EDA工具的集成调用、仿真信号记录等；
●提供基于Xilinx高速串行协议PCIe、RapidIO、RocketIO等IP核用户侧接口的VIP验证库集；
2
EDA辅助工具
1套
完成代码规则检查、逻辑仿真、综合布局布线、调试下载等功能
3
工作运行平台
2套
处理器i7-3520M，主频2.9GHz，DDR3-2100，不小于8GB，不小于1TBSSD，不小于14寸显示器，研祥JNB-1403B
4
辅助输入设备
2套
有线鼠标：
逻辑MX510
5
大规模FPGA开发套件
1套
支持XC7V485T
6
JTAG仿真器1
2套
XilinxHW-USB-II-G
7
JTAG仿真器2
2套
SEED-XDS560V2PLUS
8
测试附件
1套
包含电源、测试线缆等
9
运输箱
1套
坚固结实、抗震防潮
Fvphet系统软件基本界面
Fvphet系统软件基本界面如图1所示：
图1 系统软件界面
检测项目
检测项目见表7。
表7 检测项目
序号
类型
项目
验收方法及合格判据
1
齐套性
1.2
4.1.1.1
2
FPGA开发及自动编译、仿真、调试和测试*
3.1
4.1.3.1
3
自动编译、综合、时序约束、布局布线以及下载调试*
3.1
4.1.3.2
4
具有静态时序分析以及时序问题解决的功能*
3.1
4.1.3.3
5
具有对规则程序进行仿真验证功能*
3.1
4.1.3.4
6
编码语言程序规则检查*
3.1
4.1.3.5
7
UVM验证方法学*
3.1
4.1.3.6
8
对仿真输入用例和仿真结果自动化比对*
3.1
4.1.3.7
9
源代码提供要求*
3.1
4.1.3.8
10
开放的软件架构，能够进行二次开发*
3.1
4.1.3.9
11
覆盖率收集
3.1
4.1.3.10
12
仿真用例（集）开发（自定义、修改裁剪等）与管理
3.1
4.1.3.11
13
直接仿真用例和随机仿真用例生成；
3.1
4.1.3.12
14
异常仿真驱动数据注入
3.1
4.1.3.13
15
仿真测试结果自动收集与分析
3.1
4.1.3.14
16
测试问题识别与自动定位
3.1
4.1.3.15
17
双机协同验证
3.1
4.1.3.16
18
基于后台指令集对编译过程各阶段目标文件进行检测
3.1
4.1.3.17
19
具有便捷、人性化的软件界面
3.1
4.1.3.18
20
各类参数或数据均可在软件界面控制显示
3.1
4.1.3.19
21
提供一套供设计验证系统软件运行的平台
3.1
4.1.3.20
22
提供进行协同验证的FPGA硬件协同验证卡
3.1
4.1.3.21
23
测试验证指标要求之覆盖率指标
3.2
4.1.3.22
24
测试验证指标要求之源代码提供指标
3.3
4.1.3.23
25
测试验证指标要求之运行平台指标
3.4
4.1.3.24
26
测试验证指标要求之协同验证卡指标
3.5
4.1.3.25
功能性能
FPGA开发及自动编译、仿真、调试和测试
a）测试方法
1）启动软件，配置系统参数，如图2所示，点击确认后，关闭配置窗口。
图2 系统软件参数配置示例界面
2）点击菜单自动化->自动语法检查，完成如下图的参数配置，点击确认开始自动设计语法检查功能。
如图3所示。
图3 自动仿真参数配置界面
b）合格判据
成功完成后，如图4所示，输出窗口显示语法检查结果。
点击结果自动链接定位到源代码。
符合3.1要求。
图4 自动语法检查执行完成界面
自动编译、综合、时序约束、布局布线以及下载调试
c）测试方法
1）点击菜单自动化->自动综合，完成参数配置，点击确认，开始自动编译、自动综合功能。
如图5所示。
图5 自动综合参数配置界面
2）点击菜单设计->设计时序约束，如图6所示，添加约束类型，点击确认，开始自动生成设计约束文件。
图6 时序约束配置界面
3）点击菜单设计->设计布局布线，点击确认，开始启动布局布线功能。
如图7所示。
图7 设计布局布线
4）点击菜单设计->下载调试，开始启动下载调试功能。
如图8所示。
图8 布局布线和下载调试功能
d）合格判据
成功完成后，如图9所示，输出窗口显示DoneSuccessfully。
符合3.1要求。
图9 成功执行界面
具有静态时序分析以及时序问题解决的功能
e）测试方法
菜单点击设计->新建设计工程，启动VIVADO，进行静态时序设计与分析。
如图10所示。
图10 新建工程界面
f）合格判据
Vivado工具打开，且输出窗口显示DoneSuccessfully。
符合3.1章节要求。
具有对规则程序进行仿真验证功能
g）测试方法
菜单点击仿真->新建仿真工程，启动QuestaSim，进行仿真工程新建和验证功能开发。
h）合格判据
Questasim工具打开，符合3.1章节要求。
编码语言程序规则检查
i）测试方法
菜单点击仿真->仿真语法检查，启动语法规则检查。
如图11所示。
图11 语言规则检查界面
j）合格判据
输出窗口显示DoneSuccessfully，如图12所示，符合3.1章节要求。
图12 成功执行界面
UVM验证方法学
k）测试方法
菜单点击源代码->UVM组件代码，点击相应组件查看基于UVM验证方法学实现的验证组件代码。
如图13所示。
图13 查看基于UVM方法学验证组件界面
l）合格判据
输出窗口显示DoneSuccessfully，并且显示对应UVM组件内容，如图14所示，符合3.1章节要求。
图14 成功查看UVM组件界面
对仿真输入用例和仿真结果自动化比对
m）测试方法
菜单点击仿真->仿真，启动基于UVM的仿真验证，完成用例和仿真结果自动比对，并根据比对结果判断用例是否通过。
如图15所示。
图15 自动完成用例仿真和自动比对
n）合格判据
能实时实现自动比对并给用例通过与否的结论，符合3.1章节要求。
源代码提供要求
o）测试方法
目测。
软件安装光盘附含源代码文件。
p）合格判据
符合3.1章节要求。
开放的软件架构，能够进行二次开发
a）测试方法
用户可以通过参数配置及修改源代码等方式进行基于客户项目的二次开发。
如图16、图17所示所示。
图16 通过修改源代码进行二次开发
图17 通过参数输入进行二次开发
b）合格判据
符合3.1章节要求。
覆盖率收集
a）测试方法
菜单点击仿真->覆盖率收集，启动收集覆盖率的仿真验证，生成的该用例的覆盖率数据文件在logs/coverage目录。
如图18所示。
图18 用例的覆盖率数据
待收集到足够多的覆盖率数据后，点击仿真->新建仿真工程，调出QuestaSim工具进行coverage的合并与分析，并在软件中显示覆盖率收集结果，如图19所示：
图19 覆盖率数据汇总与分析结果
b）合格判据
符合3.1章节要求。
仿真用例（集）开发（自定义、修改裁剪等）与管理
a）测试方法
菜单点击仿真-用例集管理，在出现的tclist文件中进行增减和删除用例操作，实现对用例的管理，如图20所示。
图20 用例集文件导入
b）合格判据
对用例集文件进行增减等编辑，实现用例集管理，如图21所示，符合3.1章节要求。
图21 用例集管理界面
直接仿真用例和随机仿真用例生成
a）测试方法
菜单点击源代码->UVM组件代码->Test，在出现的test文件中进行不同test的sequence配置，实现直接用例和随机用例的生成仿真，如图22所示。
图22 用例生成界面
b）合格判据
符合3.1章节要求。
异常仿真驱动数据注入
a）测试方法
菜单点击源代码->UVM组件代码->Sequence，在出现的sequence文件中进行异常情景约束，实现用例异常数据注入仿真，如图23所示，通过约束其doorbell的生成情况，注入无doorbell返回的异常数据。
图23 异常仿真驱动数据注入示例
b）合格判据
符合3.1章节要求。
仿真测试结果自动收集与分析
a）测试方法
菜单点击日志-用例回归日志，查看用例仿真和回归验证结束后的结果收集和分析输出，如图24所示。
图24 自动收集与分析仿真结果
b）合格判据
符合3.1章节要求。
有测试问题识别与自动定位
q）测试方法
软件的输出窗口下，实时提示出错位置，方便查找。
如图25所示，当前工作路径下sim下的test.sv第6行存在语法错误，在点击菜单仿真->仿真语法检查时，输出窗口显示test.sv第6行有语法错误。
图25 问题自动定位和识别
r）合格判据
符合3.1章节要求。
双机协同验证
a）测试方法
本系统采用SVN进行代码同步与管理，方便多人协同开发。
b）合格判据
符合3.1章节要求。
基于后台指令集对编译过程各阶段目标文件进行检测
a）测试方法
菜单点击自动化->自动全执行，配置好参数后，点击确认，启动基于后台指令集对编译过程各阶段目标文件进行检测的功能，如图26所示。
图26 基于后台指令的检测配置界面
检测的结果在“输出”界面实时刷新显示。
如图27所示。
图27 基于后台指令的检测结果显示界面
b）合格判据
符合3.1章节要求。
具有便捷、人性化的软件界面
a）测试方法
目测。
启动软件，菜单分类清晰，窗口排列合理，丰富的用户参数获取，符合FPGA设计开发习惯，具有便捷、人性化的界面。
b）合格判据
符合3.1章节要求。
各类参数或数据均可在软件界面控制显示
a）测试方法
目测，如图28所示，简洁友好的用户参数输入及控制界面。
图28 简洁友好的用户参数输入及控制界面
b）合格判据
符合3.1章节要求。
提供一套供设计验证系统软件运行的平台
a）测试方法
目测。
Fvphet系统为该平台。
b）合格判据
符合3.1章节要求。
提供进行协同验证的FPGA硬件协同验证卡
a）测试方法
目测。
b）合格判据
提供的FPGA验证卡，符合3.1章节要求。
测试验证指标要求之覆盖率指标
a）测试方法
充分收集用户二次开发的用例全集，可以得到覆盖率数据，如图29所示。
图29 覆盖率指标
b）合格判据
相关数据可以达到100%，符合3.2章节要求。
测试验证指标要求之源代码提供指标
a）测试方法
点击菜单源代码->UVM组件代码，包括UVM验证方法学中规定的组件driver，monitor，agent，sequence，sequencer，scoreboard，test，item，referrencemodel，如图30所示。
图30 UVM源代码
点击菜单源代码->通用接口代码，包括源代码要求中的1553B，I2C，SPI，UART，GPIO，PCIE，ROCKETIO，RAPIDIO。
如图31所示。
图31 通用接口源代码
其中，通用GPIO仿真代码，只需要例化时传入相应参数即可配置其脉冲周期，宽度，（黄色标注）实现。
如图32所示。
图32 通用GPIO周期参数可调
b）合格判据
提供了UVM组件源代码和通用接口仿真代码，符合3.3章节要求。
测试验证指标要求之运行平台指标
a）测试方法
目测。
b）合格判据
提供的运行平台，符合3.4章节要求。
测试验证指标要求协同验证卡指标
a）测试方法
目测。
b）合格判据
提供的硬件协同验证卡，符合3.5章节要求。
附录A
（资料性附录）
A.1齐套性
序号
名称
数量
项目
测试结果
1
FPGA设计验证工具
1套
●完成代码规则约束、综合约束等功能；
●完成仿真激励生成、激励驱动、响应检测、期望输出管理等功能；
●完成系统全局控制软件，参数配置、模式选择、EDA工具的集成调用、仿真信号记录等；
●提供基于Xilinx高速串行协议PCIe、RapidIO、RocketIO等IP核用户侧接口的VIP验证库集；
2
EDA辅助工具
1套
完成代码规则检查、逻辑仿真、综合布局布线、调试下载等功能
3
工作运行平台
2套
处理器i7-3520M，主频2.9GHz，DDR3-2100，不小于8GB，不小于1TBSSD，不小于14寸显示器，研祥JNB-1403B
4
辅助输入设备
2套
有线鼠标：
逻辑MX510
5
大规模FPGA开发套件
1套
支持XC7V485T
6
JTAG仿真器1
2套
XilinxHW-USB-II-G
7
JTAG仿真器2
2套
SEED-XDS560V2PLUS
8
测试附件
1套
包含电源、测试线缆等
9
运输箱
1套
坚固结实、抗震防潮
A.2结构及外观要求
序号
项目
测试结果
1
包装盒无破损或变形
A.3功能、性能指标测试
序号
项目
测试结果
1
FPGA开发及自动编译、仿真、调试和测试
2
自动编译、综合、时序约束、布局布线以及下载调试
3
具有静态时序分析以及时序问题解决的功能
4
具有对规则程序进行仿真验证功能
5
编码语言程序规则检查
6
UVM验证方法学
7
对仿真输入用例和仿真结果自动化比对
8
源代码提供要求
9
开放的软件架构，能够进行二次开发
10
覆盖率收集
11
仿真用例（集）开发（自定义、修改裁剪等）与管理
12
直接仿真用例和随机仿真用例生成
13
异常仿真驱动数据注入
14
仿真测试结果自动收集与分析
15
测试问题识别与自动定位
16
双机协同验证
17
基于后台指令集对编译过程各阶段目标文件进行检测
18
具有便捷、丰富、人性化的软件界面
19
各类参数或数据均可在软件界面控制显示
20
提供一套供设计验证系统软件运行的平台
21
提供进行协同验证的FPGA硬件协同验证卡
22
测试验证指标要求之覆盖率指标
23
测试验证指标要求之源代码提供指标
24
测试验证指标要求之运行平台指标
25
测试验证指标要求之协同验证卡指标
A.4测试验收设备
序号
设备名称
型号
序号
有效期
1
工作运行平台
研祥JNB-1403B
-
-
A.5检测结论
结论：
测试人员（签名）
日期
检验人员（印章）
升级会员 