《半导体集成电路》期末考试试题库概要.docx
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《半导体集成电路》期末考试试题库概要
第一部分考试试题
第0章绪论
1.什么叫半导体集成电路？
2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？
3.按照器件类型分，半导体集成电路分为哪几类？
4.按电路功能或信号类型分，半导体集成电路分为哪几类？
5.什么是特征尺寸？
它对集成电路工艺有何影响？
6.名词解释：
集成度、wafersize、diesize、摩尔定律？
第1章集成电路的基本制造工艺
1.四层三结的结构的双极型晶体管中隐埋层的作用？
2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？
。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？
4.简述硅栅p阱CMO的光刻步骤？
5.以p阱CMO工艺为基础的BiCMOS勺有哪些不足？
6.以N阱CMO工艺为基础的BiCMOS勺有哪些优缺点？
并请提出改进方法。
7.请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMO反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应
1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？
。
2.什么是集成双极晶体管的无源寄生效应？
3.什么是MOS晶体管的有源寄生效应？
4.什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？
5.消除“Latch-up”效应的方法？
6.如何解决MOS器件的场区寄生MOSFE效应？
7.如何解决MOS器件中的寄生双极晶体管效应？
第3章集成电路中的无源元件
1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？
2.集成电路中常用的电容有哪些。
3.为什么基区薄层电阻需要修正。
4.为什么新的工艺中要用铜布线取代铝布线。
5.运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/Cm2，该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释
电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流
静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间
2.分析四管标准TTL与非门（稳态时）各管的工作状态？
3.在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
4.两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进。
5.相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。
6.画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性。
7.四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
8.为什么TTL与非门不能直接并联？
9.OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题。
第5章MOS反相器
1•请给出NMO晶体管的阈值电压公式，并解释各项的物理含义及其
对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈
值）。
2.什么是器件的亚阈值特性，对器件有什么影响？
3.MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？
4.请以PMO晶体管为例解释什么是衬偏效应，并解释其对PMO晶体管阈值电压和漏源电流的影响。
5.什么是沟道长度调制效应，对器件有什么影响？
6.为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？
7.请画出晶体管的IdVds特性曲线，指出饱和区和非饱和区的工作条
件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。
8.给出E/R反相器的电路结构，分析其工作原理及传输特性，并计算VTC曲线上的临界电压值。
9.考虑下面的反相器设计问题：
给定Vdd=5VK'=30uA/V，VTo=1V
设计一个Vo=0.2V的电阻负载反相器电路，并确定满足Vol条件时
的晶体管的宽长比（W/L）和负载电阻R的阻值。
10.考虑一个电阻负载反相器电路：
Vdc=5VKn'=20uA/V2，VTo=0.8V,R=200KD,W/L=2计算VTC曲线上的临界电压值（Wl、VOhVl、Vh）及电路的噪声容限，并评价该直流反相器的设计质量。
11.设计一个VOl=0.6V的电阻负载反相器，增强型驱动晶体管Vto=1V
Vd=5V1）求Vl和Vh2）求噪声容限Vnm和Vnmh
12.采用MOSFE作为nMO反相器的负载器件有哪些优点？
13.增强型负载nMO反相器有哪两种电路结构？
简述其优缺点。
14.以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性。
15试比较将nMOSE/E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改善？
16.耗尽型负载nMO反相器相比于增强型负载nMO反相器有哪些好处？
17有一nMOSE/D反相器，若VTe=2VVTd=-2V,K^e/Kn=25,VDd=2V求此反相器的高、低输出逻辑电平是多少？
18.什么是CMO电路？
简述CMO反相器的工作原理及特点。
19.根据CMO反相器的传输特性曲线计算Vl和Vh。
20.求解CMO反相器的逻辑阈值，并说明它与哪些因素有关？
21.为什么的PMO尺寸通常比NMO的尺寸大？
22.考虑一个具有如下参数的CMO反相器电路：
VDD=3.3VVTN=0.6VVTP=-0.7VKN=200uA/V2Kp=80uA/V2
计算电路的噪声容限。
23.采用0.35um工艺的CMO反相器，相关参数如下：
Vdd=3.3V
NMQSVTn=0.6VanCox=60uA/V2（W/L）n=8
PMOSVTp=-0.7VapC0x=25uA/V2（W/L）p=12
求电路的噪声容限及逻辑阈值。
24.设计一个CMO反相器，
NMOSVTn=0.6VanCOx=60uA/V
PMOSVTp=-0.7VapCOx=25uA/^
电源电压为3.3V,LN=LP=0.8um
1）求V/F1.4V时的WW。
2）此CMO反相器制作工艺允许Vtn、Vtp的值在标称值有正负15%勺变化，假定其他参数仍为标称值，求Vm的上下限。
25.举例说明什么是有比反相器和无比反相器。
26.以CMO反相器为例，说明什么是静态功耗和动态功耗。
27.在图中标注出上升时间tr、下降时间tf、导通延迟时间、截止延迟时间，给出延迟时间tpd的定义。
若希望tr=tf，求WW。
Vin第6章CMOS静态逻辑门
Vout
1.画出F=A㊉B的CMO组合逻辑门电路。
2.用CMO组合逻辑实现全加器电路。
3.计算图示或非门的驱动能力。
为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，N管与P管的尺寸应如何选取？
4.画出F=ab+cd的CMO组合逻辑门电路，并计算该复合逻辑门的驱
动能力。
5.简述CMO静态逻辑门功耗的构成。
6.降低电路的功耗有哪些方法？
7.比较当FO=1时，下列两种8输入的ANDT,那种组合逻辑速度更
快？
3/10
2
第7章传输门逻辑一、填空
1.写出传输门电路主要的三种类型和他们的缺点:
（1），缺点：
（2），缺点：
（3），缺点：
2.传输门逻辑电路的振幅会由于减小，信号的也
较复杂，在多段接续时，一般要插入。
3.一般的说，传输门逻辑电路适合逻辑的电路。
比如常用
的和。
二、解答题
1.分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。
1
—2Sf
—JI
5-
-q—
2•根据下面的电路回答问题:
L-TB
分析电路，说明电路的B区域完成的是什么功能，设计该部分电路
是为了解决NMO传输门电路的什么问题？
3.假定反向器在理想的VdJ2时转换，忽略沟道长度调制和寄生效
应，根据下面的传输门电路原理图回答问题。
1
1
A1»
J%」
1
1
1
H
传输晶体管网客心
m2
J
h
（1）电路的功能是什么?
（2）说明电路的静态功耗是否为零，并解释原因。
4.分析比较下面2种电路结构，说明图1的工作原理，介绍它和图
2所示电路的相同点和不同点。
图1图2
5.根据下面的电路回答问题。
OUT
已知电路B点的输入电压为2.5V,C点的输入电压为0V。
当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMO和PMO传输门的特点。
A点的输入波形
6.写出逻辑表达式C=AB的真值表，并根据真值表画出基于传输门的电路原理图。
7.相同的电路结构，输入信号不同时，构成不同的逻辑功能。
以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。
图1图2
8.分析下面的电路，根据真值表，判断电路实现的逻辑功能
第8章动态逻辑电路一、填空
1对于一般的动态逻辑电路，逻辑部分由输出低电平的网
组成，输出信号与电源之间插入了栅控制极为时钟信号的,
逻辑网与地之间插入了栅控制极为时钟信号的。
2.对于一个级联的多米诺逻辑电路，在评估阶段：
对PDN网只允许有跳变，对PUN网只允许有跳变，PDN与PDN相连或PUN与
PUN相连时中间应接入。
二、解答题
1.分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟
都为T/2。
说明当输入产生一个0->1转换时会发生什么问题？
当1->0转换时会如何？
如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。
収_°PuliitwnNtswortc
2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMO动态组合逻辑电路的特点。
图A
3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，说明其特点。
4.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组
合逻辑电路的不同，分析它的工作原理。
CLK-^|m忖一CLK
——Out
ATJ
clkHk
5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的
原因和解决的方法。
6.分析下列电路的工作原理，画出输出端OUT勺波形
7.结合下面电路，说明动态组合逻辑电路的工作原理
1.用图说明如何给SR锁存器加时钟控制
X
2.用图说明如何把SR锁存器连接成D锁存器，并且给出所画D锁
存器的真值表
3.画出用与非门表示的SR触发器的M0管级电路图
4.画出用或非门表示的SR触发器的MOST级电路图
5•仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门
实现
7DI）
6•仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门
7.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表
CLK
丄
D-rTT]-Q
8.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失
现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表
CLK
D=±=Q
ctOt^5工-TjF工5
■CLK■
9.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。
9.解释下面的电路的工作过程画出真值表。
（提示注意图中的两个
10.解释下面的电路的工作过程画出真值表
CLK
11.解释静态存储和动态存储的区别和优缺点比较。
12.阐述静态存储和动态存储的不同的的存储方法。
13.观察下面的图，说明这个存储单元的存储方式，存储的机理。
CLK
_丄
I―_—Q
IE-CLK
D^>0—
CLK
14.观察下面的图，说明这个存储单元的存储方式，存储的机理。
TI
15.说明锁存器和触发器的区别并画图说明
16.说明电平灵敏和边沿触发的区别，并画图说明
17.建立时间18维持时间19延迟时间
18.连接下面两个锁存器使它们构成主从触发器，并画出所连的
主从触发器的输入输出波形图
CLKCLK
19.简述下时钟重叠的起因所在
20.下图所示的是两相时钟发生器，根据时钟信号把下面四点的的
波形图画出
21.
22.
elk
clk2
反相器的阈值一般可以通过什么进行调节
施密特触发器的特点
23.
VOUt
说明下面电路的工作原理，解释它怎么实现的施密特触发。
24.画出下面施密特触发器的示意版图。
VDD
VOUt
25.同宽长比的PMO和NMO谁的阈值要大一些
第10章逻辑功能部件
1、根据多路开关真值表画出其组合逻辑结构的CMO电路图
K
Ko
Y
1
1
D）
1
0
D
0
1
D2
0
0
D3
2根据多路开关真值表画出其传输门结构的CMOS!
路图
卜
K）
0
Z
3、计算下列多路开关中P管和N管尺寸的比例
DD
lr?
4rh
1
0
D
0
1
D2
0
0
D3
关系。
4、根据下列电路图写出SUM和口C0的逻辑关系式，并根据输入波形画出其SUM和C0的输出波形。
畑h}rl_-
T_T
Ci
并指出如何减小加法器的延迟。
5、计算下列逐位进位加法器的延迟,
6、画出传输门结构全加器的电路图，已知下图中的P=A㊉B
A
A7、试分析下列桶型移位器各种sh输入下的输出情
况。
第11章存储器一、填空
1.可以把一个4Mb的SRAM设计成［Hirose90］由32块组成的结构，
每一块含有128Kb,由1024行和列的阵列构成。
行地址（X）、
列地址（Y）、和块地址（Z）分别为、、位
宽。
2.对一个512X512的NORMOS假设平均有50%的输出是低电
平，有一已设计电路的静态电流大约等于0.21mA（输出电压为1.5V
时），则总静态功耗为，就从计算得到的功耗看，这个
电路设计的“好”或“差”）。
3.一般的，存储器
由、和三部分组
成。
4.半导体存储器按功能可分为：
和;非挥发
存储器有、和;二、解答题
1.确定图1中ROM中存放地址0,1,2和3处和数据值。
并以字线
WL[0]为例，说明原理。
Pull-downloads
^DD
^DD
BL（0]BLrnBL（2JBLf31
图1一个4X4的ORROM
2.画一个2X2的MOSO型ROM单元阵列，要求地址0,1中存储的数据值分别为01和00。
并简述工作原理。
3.确定图2中ROM中存放地址0,1,2和3处的数据值。
并简述工
作原理
4.画一个2X2的MOSNO型ROM单元阵列，要求地址0,1中存储的数据值分别为01和01。
并简述工作原理。
5.如图3为一个4X4的NORRO,假设此电路采用标准的0.25卩rCMOS
頁一畑
丄Pull-updevices
tVL[0]
WL[Zj
WL]3]
GND
GND
BLIQ]8L[1l]BL[2]BL[3]
工艺实现，确定PMOS上拉器件尺寸使最坏的情况下VOl值不会高于
1.5V（电源电压为2.5V）。
这相当于字线摆为IV。
NMOS尺寸取
（W/L）=4/2。
图3一个4X4的NORROM
6.
并简述工
确定图4中ROM中存放地址0,1,2和3处和数据值
作原理
7.画一个2X2的MOSNAN型ROM单元阵列，要求地址储的数据值分别为10和10。
并简述工作原理。
88.预充电虽然在NORRO中工作得很好，但它应用到时却会出现某些严重的问题。
请解释这是为什么？
9.sram，flashmemory及dram的区别？
10.给出单管DRA啲原理图。
并按图中已给出的波形画出
0，1中存
NANDROM
X波形和
BL波形，并大致标出电压值
Write1
Read1
11.试问单管DRAM单元的读出是不是破坏性的？
怎样补充这一不
足？
（选作）有什么办法提高refreshtime?
12.给出三管DRAM勺原理图。
并按图中已给出的波形画出X和BL1波形，并大致标出电压值。
（选作）试问有什么办法提高refreshtime？
wwl/\
加工/~\
眺1/
13.对1TDRAM假设位线电容为1pF,位线预充电电压为1.25V。
在存储数据为1和0时单元电容Cs（50fF）上的电压分别等于1.9V和0V。
这相当于电荷传递速率为4.8%。
求读操作期间位线上的电压摆幅。
14.给出一管单元DRAM勺原理图，并给出版图。
15.以下两图属于同类型存储器单元。
试回答以下问题：
（1）:
它们两个都是哪一种类型存储器单元？
分别是什么类型的？
（2）:
这两种存储单元有什么区别？
分别简述工作原理。
16.画出六管单元的SRAM1体管级原理图。
并简述其原理
17.第12章模拟集成电路基础
1.如图1.1所示的电路，画出跨导对Ws的函数曲线。
图1.1
2.如图1.3所示，假设vth0=0.6V,=0.4V12,而2f=0.7Vo如果\X从
—到0变化，画出漏电流的曲线
随Vds变化的特性曲线。
4.什么叫做亚阈值导电效应？
并简单画出log|d-Vgs特性曲线。
随偏置电流Ii的变化草图
图1.7
6•假设图1.9中的M被偏置到饱和区，计算电路的小信号电压增益。
图1.9
7.比较工作在线性区和饱和区的M0助负载时的共源级的输出特性。
8.在图1.10（a）所示的源跟随器电路中，已知WL1=20/0.5，
2十1
11=200A，vTH0=0.6V,2f=0.7V,nC°x=50A/V和=0.4V12。
（a）计算Vin1.2V时的Vout。
（b）如果丨1用图1.10（b）中的M来实现，求出维持M工作在饱和
区时WL2的最小值
图1.10（a）
图1.10（b）
9.如图1.11所示，晶体管M得到输入电压的变化△V,并按比例传送电流至50的传输线上。
在图1.11（a）中，传输线的另一端接一个50的电阻；在图1.11（b）中，传输线的另一端接一个共栅极。
假设o。
计算在低频情况下，两种接法的增益。
Vin
_TLT
Vdd
10.什么是差动信号？
简单举例说明利用差动信号的优势
11.在图1.12所示的电路中，M管的宽度是M的两倍。
计算Vin1和Vin2的偏置值相等时的小信号增益。
图1.12
12.图1.13电路中，用一个电阻而不是电流源来提供1mA的尾电流。
已知：
W儿1,2=
25/0.5，Vth=°.6v,nCox=5°A/V2，0，Vdd=3M
（a）如果Rss上的压降保持在0.5V，则输入共模电压应为多少？
（b）计算差模增益等于5时Rd的值。
7dd7±i
图1.13
13.在图1.14（a）中，假设所有的晶体管都相同，画出当Vx从一个大的正值下降时|x和VB的草图。
Vdd
伙
14.在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度
调制，求M4的漏电流。
16.假设图1.16中所有的晶体管都工作在饱和区，且WL3=WL4，0，求|out的表达式。
M2
rout
图1.15
Vdd
M3
M古
Wlout
M2
图1.16
17.简要叙述与温度无关的带隙基准电压源电路的基本原理。
18.图11.17中，电路被设计成额定增益为10，即1+RjR2=10。
要求增益误差为1%,确定a的最小值。
1
图1.17
第13章A/D、D/A变换器
1.简单给出D/A变换器的基本原理2.给出DAC勺主要技术指标及含义。
3.试比较几种常用的DAC的优缺点。
4.一个D/A变换器有10V的满量程输出，且分辨率小于40mV问此
D/A变换器至少需要多少位？
5.在图2.1中所示的T型D/A变换器
中，设N=8,Vref=10V。
当输入分别为10000000及01111111时,
求输出电压值。
R=3R
RRRRRRRRL®
tr?
1®s
2
1R1-
2
R・
2-
图2.1
6.画出一个简单的用传输门实现的电压定标的3位DAC
7.D/A变换器的设计原则应从几个方面权衡。
&简单给出A/D变换器的基本原理。
9.给出ADC勺主要技术指标及含义。
10.试比较几中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。
11.一个4位逐次逼近型A/D变换器，若满量程电压为5V,请画出输入电压为2.8V时的判决图。
第二部分参考答案第0章绪论
1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。
集成在一块半导体基片上。
封装在一个外壳内，执行特定的电路或系统功能。
2.小规模集成电路（SSI）,中规模集成电路（MSI）,大规模集成电路
[2
（VSI）,超大规模集成电路（VLSI）,特大规模集成电路（ULSI）,巨'大规模集成电路（GSI）
3.双极型（BJT）集成电路，单极型（MOS集成电路，Bi-CMOS型集成电路。
4.数字集成电路，模拟集成电路，数模混合集成电路。
5.集成电路中半导体器件的最小尺寸如MOSFE的最小沟道长度。
是衡量集成电路加工和设计水平的重要标志。
它的减小使得芯片集成度的直接提高。
6.名词解释：
集成度：
一个芯片上容纳的晶体管的数目
wafersize:
指包含成千上百个芯片的大圆硅片的直径
diesize:
指没有封装的单个集成电路
摩尔定律：
集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小2倍。
第1章集成电路的基本制造工艺
1.减小集电极串联电阻，减小寄生PNP管的影响
2.电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大
3.第一次光刻：
N+隐埋层扩散孔光刻
第二次光刻：
P隔离扩散孔光刻
第三次光刻：
P型基区扩散孔光刻
第四次光刻：
N+发射区扩散孔光刻
第五次光刻：
引线孔光刻
第六次光刻：
反刻铝
4.P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻
接触孔，光刻铝线
5
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