四位二进制加法器 课程设计报告.docx
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四位二进制加法器课程设计报告
《电工与电子技术基础》课程设计报告
题目4位二进制加法器
学院（部）
专业
班级
学生姓名
学号
5月日至6月日共周
目录
技术要求·············································2
摘要·················································2
第一章系统概述
1、总体设计思想······································2
2、系统框图··········································3
3、工作原理··········································3
第二章单元电路设计及分析
1、加法器的选择······································4
2、译码器Ⅰ的选择····································8
3、译码器Ⅱ的选择···································11
4、数码管的选择·····································13
第三章系统综述及总体电路图
1、系统综述·········································14
2、总体电路图·······································15
3、仿真结果·········································15
第四章结束语
收获与体会··········································16
鸣谢··············································17
附录
1、元件材料清单·····································17
2、部分元器件引脚图·································17
参考文献·········································17
4位二进制加法器
课题名称与技术要求
课题名称：
四位二进制加法器设计
技术要求：
1）四位二进制加数与被加数输入
2）二位数码管显示
摘要
本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门（74LS08D）、一个4位二进制全加器（74LS283N）和一个3输入或门（4075BD_5V）。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器（74248J）,使电路的后续部分得以执行。
第一章系统概述
1、总体设计思想
设计思路：
两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成8位BCD码，其中4位表示这个5位二进制数对应十进制数的十位，另4位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS248，故本课题设计重点就在译码器Ⅰ。
2、系统框图
3、工作原理
当输入4位二进制加数与被加数时，二进制加法器（）开始工作，和数最多产生5位二进制数，将该和数输入译码器Ⅰ，得到8位BCD码。
其中低4位表示这个5位二进制数对应十进制数的个位，高4位表示该5位二进制数对应十进制的十位。
分别将这两个4位BCD码输入译码器Ⅱ（），由译码器Ⅱ进行译码，为数码管显示做好准备，并为数码管提供驱动。
最终实现4位二进制数的加法，并将结果用二位数码管显示。
第二章单元电路设计及分析
1、加法器的选择
加法器有两种分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位假发完成送来进位时才能进行。
他虽然电路简单但是运算较慢，而且位数越多运行速度越慢T692就是这种。
超进位加法器由逻辑电路根据输入信号同时形成各位向高位进位。
使各位的进位直接由加数和被加数来决定，而不需要依赖低位进位，这就省去了进位信号逐级传送的时间，因为这个有点所以我们选取这种加法器！
为使设计简单所以选取74LS283型加法器。
（1）半加器
所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。
（2）全加器
当多位数相加时，半加器可用于最低位求和，并给出进位数。
第二位的相加有两个待加数Ai和Bi，还有一个来自前面低位送来的进位数Ci-1。
这三个数相加，得出本位和数（全加和数）Si和进位数Ci。
这种就是“全加”。
表2就是全加器的逻辑状态表。
由表2
1）串行进位加法器
构成：
把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：
电路比较简单。
最大缺点：
进位信号是由低位向高位逐级传递的，运算速度慢。
2）超前进位加法器
为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。
优点：
与串行进位加法器相比，尤其是在位数较多的情况下，超前进位加法器的延迟时间大大缩短了。
缺点：
电路比较复杂。
以下是超前进位加法器的工作原理：
设定四位输入数据为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入C0，四位输出S4,S3,S2,S1和一位进位C4输出。
根据超前进位产生电路的形成条件可得出，只要满足以下两条件中的任一个，就可形成进位C1，
（1）A1，B1均为1；
（2）A1，B1任一一个为1，且进位C0为1。
由此可得：
C1=A1B1+（A1+B1）C0
只要满足下述条件中的任一个即可形成C2，
（1）A2,B2均为1；
（2）A2,B2任一一个为1，且A1,B1均为1；（3）A2,B2任一一个为1，同时且A1,B1任意一个为1，且C0为1
由此可得：
C2=A2B2+（A2+B2）A1B1+（A2+B2）（A1+B1）C0
同理可得到C3，C4的表达式：
C3=A3B3+（A3+B3）A2B2+（A3+B3）（A2+B2）A1B1+（A3+B3）（A2+B2）（A1+B1）C0
C4=A4B4+（A4+B4）A3B3+（A4+B4）（A3+B3）A2B2+（A4+B4）（A3+B3）（A2+B2）A1B1+（A4+B4）（A3+B3）（A2+B2）（A1+B1）C0
引入进位传递函数Pi和进位产生函数Gi.其定义如下:
Pi=Xi+Yi.
Gi=XiYi
Pi的意义是:
当Xi,Yi中有一个为1时,若有进位输入,则本位向高位传送此进位,这个进位可看成是低位进位越过本位直接向高位传递的.
Gi的意义是:
当Xi,Yi均为1时,不管有无进位输入,本位定会产生向高位产生的进位。
将Pi,Gi代入C1~C4式,便可得:
C1=G1+P1C0
C2=G2+P2G1+P2P1C0
C3=G3+P3G2+P3P2G1+P3P2P1C0
C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0
由以上分析可得出在输入项为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入C0时,各个输出项S4,S3,S2,S1和进位输出C4分别为:
S4=A4
B4
C4
S3=A3
B3
C3
S2=A2
B2
C2
S1=A1
B1
C1
C4=G4+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0
在本方案中，虽然只要求4位二进制数相加，但是考虑到方便以后拓展，我们选择超前进位加法器（74LS283N）。
四位二进制超前进位加法器74LS283：
图3.674LS283逻辑符号
如上图3.6所示：
A1～A4、B1～B4分别为四位加数与被加数的输入端；
SUM1～SUM4为四位和数输出端；
C4为向高位输送进位的输出端；
CO为最低进位输入端。
A3A2A1A0
B3B2B1B0
C1
S4S3S2S1
0000
0001
0010
0011
0100
0101
0110
0111
1000
0000
0001
0001
0001
0001
0001
0001
0001
0001
0
0
0
0
0
0
0
0
0
0000
0010
0011
0100
0101
0110
0111
1000
1001
74LS283真值表
2、译码器Ⅰ的选择
二进制－BCD代码转换器（74LS185）可以方便地将二进制码转化位BCD码，但是由于multisim的元件库中缺少74LS185,考虑到以后的仿真需要，便需要考虑到74LS185的替换。
下面列出译码器1的逻辑状态表。
十进制数
输入
输出
C4
S4
S3
S2
S1
Y4
Y3
Y2
Y1
X4
X3
X2
X1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
0
1
2
0
0
0
1
0
0
0
0
0
0
0
1
0
3
0
0
0
1
1
0
0
0
0
0
0
1
1
4
0
0
1
0
0
0
0
0
0
0
1
0
0
5
0
0
1
0
1
0
0
0
0
0
1
0
1
6
0
0
1
1
0
0
0
0
0
0
1
1
0
7
0
0
1
1
1
0
0
0
0
0
1
1
1
8
0
1
0
0
0
0
0
0
0
1
0
0
0
9
0
1
0
0
1
0
0
0
0
1
0
0
1
10
0
1
0
1
0
0
0
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0
11
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1
0
1
1
0
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0
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1
12
0
1
1
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0
0
0
0
1
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0
1
0
13
0
1
1
0
1
0
0
0
1
0
0
1
1
14
0
1
1
1
0
0
0
0
1
0
1
0
0
15
0
1
1
1
1
0
0
0
1
0
1
0
1
16
1
0
0
0
0
0
0
0
1
0
1
1
0
17
1
0
0
0
1
0
0
0
1
0
1
1
1
18
1
0
0
1
0
0
0
0
1
1
0
0
0
19
1
0
0
1
1
0
0
0
1
1
0
0
1
由逻辑状态表写出逻辑状态式：
3、译码器Ⅱ的选择
七段显示译码器的主要功能是把“8421”二-十进制代码译成对应于数码管的七字段信号，驱动数码管，显示出相应的十进制数码。
七段显示译码器74248J
74248J七段显示译码器输出低电平有效，用以驱动共阳极数码管。
图3.12给出了74248J七段显示译码器的逻辑符号。
74248J引脚图。
png
是7447七段显示译码器的辅助控制输入端，现对各功能分别进行介绍。
①试灯输入
试灯输入主要用于检测数码管能否正常发光。
检测时，
=0，
=1,
=X,
A4A3A2A1＝XXXX, 七段数码管全亮，显示字型：
；工作时，应置
=1。
②灭零输入
灭零输入端是将有效数字前后多余的零熄灭，例如数字0015.200，显示时只须出现15.2即可。
而15.2前、后的零熄灭，即无效零不显示。
当
=1、
=0时，若输入代码为A4A3A2A1＝0000，则相应的零字型不显示，即灭零。
此时，
=0；
当
=1、
=1时，若输入代码为A4A3A2A1＝0000，则显示零字型，此时，
=1。
③
端
端为特殊控制端。
输出
和输入
在芯片内部连在一起，共用一根引脚
引出。
有时作为输入端，有时作为输出端。
当其做输入端使用时，是灭灯输入，控制数码管的显示。
即
=0，不管其他端怎样，字型处于熄灭状态；
当其做输出端使用时，是动态灭零输出。
常与下一位的
相连，通知下一位如果出现零，则熄灭。
4、数码管的选择
数字显示译码器的主要功能是译码驱动数字显示器件。
数字显示的方式一般分为三种：
①字形重叠式，即将不同字符的电极重叠起来，使相应的电极发亮，则可显示需要的字符；②分段式，即在同一个平面上按笔画分布发光段，利用不同发光段组合，显示不同的数码；③点阵式，由一些按一定规律排列的可发光的上点阵组成，通过发光点组合显示不同的数码。
数字显示方式以分段式应用最为普遍，本设计用的是七段译码器。
用驱动发光二极管数码管的十进制数七段显示译码器74LS283N驱动，介绍其显示译码器原理：
七段数码管的结构如图所示,它有七个发光段,即a、b、c、d、e、f、g。
七段数码管内部由发光二极管组成。
在发光二极管两端加上适当的电压时，就会发光。
发光二极管有两种接法:
即共阴极接法和共阳极接法，
当选用共阳极数码管时，应选用低电平输出有效的七段译码器驱动；当选用共阴极的译码管时，应选用高电平输出有效的七段译码器驱动。
第三章系统综述及总体电路图
1、系统综述
加法电路是计算机电路中最基本的电路部分，在计算机系统的组成中起到重要作用。
本次设计的2个四位二进制数相加并在数码管上显示，我们采用74LS283来实现最基本的加法电路模块，再经过译码、显示，最终能实现本课题所要求，具体如下：
（1）加法：
此部分主要用74LS283实现加法电路。
（2）译码：
通过设计的译码器Ⅰ，实现将二进制形式的和数转化为BCD码。
（3）显示：
将2中2个4位BCD码分别输入74248J由74248J将BCD码译成对应于数码管的七字段信号，并驱动数码管，显示出相应的十进制数码，即可显示加法的输出。
2、总体电路图
3、仿真结果
加数
被加数
十位
个位
A4
A3
A2
A1
B4
B3
B2
B1
Y
X
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
2
0
0
1
0
0
0
0
1
0
3
0
0
1
0
0
0
1
0
0
4
0
0
1
1
0
0
1
0
0
5
0
0
1
1
0
0
1
1
0
6
0
1
0
0
0
0
1
1
0
7
0
1
0
0
0
1
0
0
0
8
0
1
0
0
0
1
0
1
0
9
1
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
1
0
0
0
0
1
0
0
1
2
1
0
0
0
0
1
0
1
1
3
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0
0
0
0
1
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1
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0
0
0
0
1
1
1
1
5
1
0
0
0
1
0
0
0
1
6
1
0
0
0
1
0
0
1
1
7
1
0
0
0
1
0
1
0
1
8
1
0
0
0
1
0
1
1
1
9
第四章结束语
收获与体会
1，做大型课程设计时，要首先弄清楚目的和原理，选择合适的器件进行合适的器件分布。
2，通过本次课程设计，加强了我们动手、思考和解决问题的能力。
3，在课程设计的过程中，不仅我学习到了更多的专业知识，还锻炼了我们团结协作和独立思考的能i，在和同组同学的交流过程中也加深了彼此的感情。
4，在本次课程设计中我了解了课程设计的一般步骤，学会了怎样去根据课题的要求去设计电路。
鸣谢
感谢各位老师的指导和帮助，感谢各位同学在我们设计中给予的帮助，感谢众多参考书编者给我们提供的方便，感谢学院能给我们这个机会来设计电子器件。
我们一定再接再励，不断进步。
附录
元件材料清单
序号
名称
数量
备注
1
数据开关
8
加数与被加数输入
2
电阻
22
3
74LS283
2
超前进位加法器
4
74LS08
1
2输入四与非门
5
4075BD
1
3输入或门
6
74248J
2
七段显示译码器
7
七段数码显示管
2
显示结果
2、部分元器件引脚图
2输入四与非门3输入或门
参考文献
[1]电子技术/李春茂主编-北京：
科学技术文献出版社2006，09
[2]电工学第六版下册电子技术主编秦曾煌高等教育出版社
[3]电子技术试验与课程设计主编蔡忠法浙江大学出版社
评语
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